[发明专利]MRAM阵列的测试电路

权利要求书

1.一种MRAM阵列的测试阵列，其特征在于，所述测试阵列包括：N行M列的多个存储单元，其中M、N为大于等于2的整数，所述测试阵列的每个存储单元包括MOS管和MTJ，每个存储单元的MTJ底电极连接至MOS管漏极，

所述测试阵列的每一行均设置有字线，所述测试阵列的每一列均设置有位线和源线，所述测试阵列的每一列的全部存储单元的MTJ顶电极连接至每一列各自的位线，所述测试阵列的每一列的全部存储单元的MOS管源极连接至每一列各自的源线；

所述测试阵列的其中一列为测试列，所述测试阵列的全部行以每两行为一组合行的方式分成多个组合行，所述测试列上的位于多个组合行的第一行上的多个存储单元为测试单元，每个测试单元的MTJ底电极连接至所在组合行的第二行的字线，每个组合行的第一行的全部存储单元的MOS管栅极连接至第一行的字线，每个组合行的第二行的全部存储单元的MOS管栅极和第二行的字线处于断开状态，且第二行的全部存储单元的MOS管栅极接地；

所述测试阵列的所述测试列的位线用于输入位线电压信号，所述测试列的源线用于输入源线电压信号，除所述测试列以外的其余各列的位线和源线全部接地；

所述测试阵列的每一组合行的两行中，第一行的字线用于输入字线电压信号，第二行的字线用于作为测试信号线以输出测试信号。

2.根据权利要求1所述的测试阵列，其特征在于，所述测试阵列的全部行以每相邻两行为一组合行。

3.根据权利要求1所述的测试阵列，其特征在于，如果N为偶数，所述测试阵列分为N/2个组合行，如果N为奇数，所述测试阵列分为(N-1)/2个组合行以及一单独行，所述单独行的全部存储单元的MOS管栅极连接至该行的字线。

4.一种MRAM阵列的测试电路，其特征在于，包括：字线译码器、行选择器以及如权利要求1-3任一项所述的测试阵列，其中，

所述字线译码器输入一个地址信号，所述行选择器与测试信号端连接，所述测试信号端用于输出测试信号，所述测试阵列的所述测试列的位线连接于位线信号端，所述位线信号端用于输入位线电压信号，所述测试阵列的所述测试列的源线连接于源线信号端，所述源线信号端用于输入源线电压信号，所述测试阵列的每一组合行的第一行的字线连接于所述字线译码器的输出侧，所述测试阵列的每一组合行的第一行的字线、第二行的字线与所述行选择器连接；

所述字线译码器，用于根据输入的地址信号，选中所述测试阵列的其中一组合行的第一行的字线，该字线在选中后被拉高；

所述行选择器，用于根据所述字线译码器的选择结果，将选中的组合行的第二行的字线选择连接至所述测试信号端。

5.根据权利要求4所述的测试电路，其特征在于，当N为偶数时，所述行选择器至少为N/2选1的行选择器；当N为奇数时，所述行选择器至少为(N-1)/2选1的行选择器。

6.根据权利要求4所述的测试电路，其特征在于，当N为偶数时，所述字线译码器至少为位的译码器，其中表示向上取整；当N为奇数时，所述字线译码器至少为位的译码器，其中表示向上取整。