[发明专利]一种高线性度延迟链

说明书

一种高线性度延迟链，包括校准模块、延迟链模块和第一多路复用器，延迟链模块包括2ⁿ‑1个级联的延迟单元，每个延迟单元包括2^m个延迟路径和第二多路复用器，各个延迟路径将延迟单元的输入信号经过不同延时后输出给第二多路复用器；第二多路复用器根据m位的校准码选择经过对应的延迟路径后的信号输出；校准模块的时钟端连接时钟信号，校准端连接级联的最后一个延迟单元的输出端，用于产生m位的校准码，并在时钟信号上升沿到来时判断校准码加一或减一并将延迟链的输入信号送至延迟链模块中第一个延迟单元的输入端；第一多路复用器的输入端连接延迟链模块的输入端和2ⁿ‑1个的延迟单元的输出端，其选择端连接n位的选择信号，其输出端作为延迟链的输出端。

技术领域

本发明属于电力电子技术领域，具体涉及一种具有高线性度的延迟链。

背景技术

随着现代工艺进入纳米级，且电路的集成度越来越高，电路的频率也越来越快，因此对时序的优化显得越来越重要，延迟链结构是一种典型的时序结构，应用延迟链结构的数字电路越来越多，对延迟链结构精度和线性度的要求也越来越高。延迟链结构的应用范围广泛，在锁相环、数字脉宽调制器、FPGA、DC-DC变化器等多种不同结构中都有应用。传统延迟链结构中，单个延迟单元仅能实现两种延迟路径，线性度不高，对延迟链电路进行优化，将会对整个行业多个应用领域带来显著改变。

发明内容

针对上述传统延迟链存在的线性度不高的问题，本发明提出一种延迟链，将多路复用器引入单个延迟单元内部，使得延迟单元能实现多种延迟，同时利用同样的校准码控制每个延迟单元，使得每个延迟单元的延迟时间相同，实现输出具有高线性度的延迟信号。

本发明的技术方案为：

一种高线性度延迟链，包括校准模块、延迟链模块和第一多路复用器，

所述延迟链模块包括2ⁿ-1个级联的延迟单元，n为正整数，每个所述延迟单元的输入端连接前一个延迟单元的输出端，其中级联的第一个所述延迟单元的输入端作为所述延迟链模块的输入端；

所述校准模块的时钟端连接时钟信号，其校准端连接所述延迟链模块中级联的最后一个延迟单元的输出端；

所述第一多路复用器的输入端连接所述延迟链模块的输入端和所述2ⁿ-1个的延迟单元的输出端，其选择端连接n位的选择信号，其输出端作为所述延迟链的输出端；

所述校准模块用于产生m位的校准码，并在所述时钟信号上升沿到来时根据其校准端输入信号将所述校准码加一或减一，m为正整数；

所述校准模块还用于在所述时钟信号上升沿到来时产生一个脉冲信号送至所述延迟链模块的输入端；

所述延迟单元包括2^m个延迟时间不同的延迟路径和一个第二多路复用器，每个所述延迟路径的输入端连接所述延迟单元的输入端，每个所述延迟路径的输出端连接所述第二多路复用器的输入端；所述第二多路复用器的选择端连接所述m位的校准码，其输出端作为所述延迟单元的输出端。

具体的，所述延迟单元中第i个所述延迟路径包括i个级联的缓冲器，其中i∈[1,2^m]。

具体的，所述校准模块还包括使能端和复位端，所述校准模块的使能端连接使能信号，其复位端连接复位信号。

本发明的有益效果为：本发明将多路复用器应用到单个延迟单元内部，使得单个延迟单元不需要进行译码且可实现更多延迟路径的选择；延时时间被均匀分割，实现了延迟链的线性化，提高了延迟链的输出精度。

附图说明

图1是本发明提出的一种高线性度延迟链的整体结构示意图。