[发明专利]一种基于SiP技术多处理器信息处理电路

说明书

本发明公开了一种基于SiP技术多处理器信息处理电路，采用裸芯堆叠方式将DSP及其外扩存储器、FPGA集成在一块单芯片中；用户接口IP将DSP总线与FPGA内的Microblaze互联，通过多组例化实现分布式运算，DSP通过EMIF与外扩存储器SRAM和FLASH连接；FPGA芯片连接一片配置芯片；DSP与FPGA通过同一EMIF连接。与现有技术相比，本发明有以下优点：(1)采用SiP技术，将电路裸芯堆叠集成，显著减少了所需体积和质量。(2)以Microblze软核作为多个并行处理器，可灵活调整数量而不增加额外的硬件成本。

技术领域

本发明属于SiP技术领域，主要涉及数字处理器、存储器、Microblaze软核的硬件、软件集成，具体涉及一种基于SiP技术多处理器信息处理电路。

背景技术

随着导弹轻质、小型化的要求越来越高，减少飞行控制平台的质量和体积势在必行。

现有技术中，一般提高数据处理能力的方法为增加数字处理器芯片，通过硬件的增加达到算力的提升，该方法的成本无疑会随着芯片数的增加而增加。

发明内容

为提高数字处理系统的运算能力，本发明采用裸芯堆叠方式将DSP及其外扩存储器、FPGA集成在一块单芯片中；用户接口IP将DSP总线与FPGA内的Microblaze互联，通过多组例化实现分布式运算。本方法着重于增加FPGA内的软核，通过并行软核达到提升计算能力的目的。

本发明采取以下技术方案：一种基于SiP技术多处理器信息处理电路，采用裸芯堆叠方式将DSP及其外扩存储器、FPGA集成在一块单芯片中；用户接口IP将DSP总线与FPGA内的Microblaze互联，通过多组例化实现分布式运算；DSP通过EMIF与外扩存储器SRAM和FLASH连接；FPGA芯片连接一片配置芯片；DSP与FPGA通过同一EMIF连接。

进一步，所述的数字处理器电路采用两片256M×16b SRAM并联实现并行32b存储，使用DSP的外部片选信号TCE0nA。

进一步，采用一片1M×16b FLASH实现并行16b存储，使用DSP的外部片选信号TCE1nA；一片FPGA使用DSP的外部片选信号TCE2nA和TCE3nA；EMIF采用异步读写模式；一片PROM配置芯片设置成并行数据加载模式。

进一步，所述的用户接口IP连接DSP的EMIF及Microblaze的PLB总线，包含数据缓存区用于DSP和Microblaze的数据交换。

进一步，所述的处理电路可例化单个或多个Microblaze软核，每个软核配一个用户接口IP；每个软核分别接收DSP的相同或不同数据，并由相同或不同的内置程序进行数据运算，将结果反馈回DSP，以实现并行的分布式数据运算。

与现有技术相比，本发明有以下优点：

(1)采用SiP技术，将电路裸芯堆叠集成，显著减少了所需体积和质量。

(2)以Microblze软核作为多个并行处理器，可灵活调整数量而不增加额外的硬件成本。

附图说明

以下将结合附图和实施例对本发明作进一步说明。

图1是本发明的基于SiP技术多处理器信息处理电路框图；

图2是本发明的DSP EMIF原理图；

图3是本发明的SRAM、FLASH连接原理图；

图4是本发明的PROM配置芯片连接原理图；

图5是本发明的用户接口与Micorblaze原理框图。

具体实施方式

下面结合附图对本发明实施方案进行说明：