[发明专利]硬件加速电路、微控制芯片及系统

权利要求书

1.一种硬件加速电路，其特征在于，适用于降低数模转换器因校正所产生的延迟时间，所述硬件加速电路包括：

定点整数转浮点数单元，用于将数模转换器初始输入的定点整数转换为浮点数X(FP)；

多个首尾依次相连的浮点乘加器，用于根据校正算法选择相应个数的浮点乘加运算单元进行计算将所述浮点数X(FP)生成数模转换器的校正浮点数；所述浮点乘加器包括第一浮点乘加器、第二浮点乘加器和第三浮点乘加器；所述第一浮点乘加器的一个输入端连接所述浮点数X(FP)，所述第一浮点乘加器的另外两个输入端对应连接a(FP)、b(FP)，输出aX+b(FP)；所述第二浮点乘加器的一个输入端连接所述浮点数aX+b(FP)，所述第二浮点乘加器的另外两个输入端对应连接X(FP)、c(FP)，所述第二浮点乘加器输出aX²+bX+c(FP)；所述第三浮点乘加器的一个输入端连接所述浮点数aX²+bX+c(FP)，所述第三浮点乘加器的另外两个输入端对应连接X(FP)、d(FP)，所述第三浮点乘加器输出aX³+bX²+cX+d(FP)；

浮点数转定点整数单元，用于将所述数模转换器的校正浮点数转换为校正定点整数。

2.根据权利要求1所述的硬件加速电路，其特征在于，所述数模转换器的位数为16位，其对应的定点整数为16位。

3.根据权利要求1所述的硬件加速电路，其特征在于，利用寄存器分别读取所述第一浮点乘加器的输出aX+b，所述第二浮点乘加器的输出aX²+bX+c，所述第三浮点乘加器的输出aX³+bX²+cX+d。

4.根据权利要求1所述的硬件加速电路，其特征在于，所述a、b、c、d均为32位浮点数，其中包括1位符号位、8位指数、23位尾数。

5.一种微控制芯片，其特征在于，包括集成于所述芯片上的存储器、中央处理器、多通道数模转换器、温度传感器、多通道模数转换器、低压差线性稳压器、片上振荡器、锁相环、上电复位、I2C总线、通用输入/输出口、通用异步收发传输器、总线控制器、串行外设接口、看门狗和权利要求1至4任意一项所述的硬件加速电路。

6.根据权利要求5中所述的微控制芯片，其特征在于，对所述多通道数模转换器进行扫描测试并根据测试结果计算得到积分非线性曲线；根据所述积分非线性曲线的特点选择适应方式进行分段拟合得到曲线拟合算法；利用曲线拟合算法的拟合系数计算所述数模转换器输入数据处的积分非线性曲线误差，按照所述积分非线性曲线误差修正所述数模转换器输入数据，将校正后的数据输入到数模转换器进行输出电压控制。

7.根据权利要求5或6中所述的微控制芯片，其特征在于，所述多通道数模转换器的位数为16位。

8.根据权利要求5或6中所述的微控制芯片，其特征在于，所述多通道模数转换器的位数为12位。

9.一种微控制系统，其特征在于，包括上位机、输入电路、输出电路以及权利要求5-8中任一所述的微控制芯片；所述微控制芯片连接所述上位机、所述输入电路以及所述输出电路。