[发明专利]硬件加速电路、微控制芯片及系统

说明书

本发明提供一种硬件加速电路、微控制芯片及系统，适用于降低数模转换器因校正所产生的延迟时间，该电路包括：定点整数转浮点数单元，用于将数模转换器初始输入的定点整数转换为浮点数；多个首尾依次相连的浮点乘加器，用于根据校正算法选择相应个数的浮点乘加运算单元进行计算得到数模转换器的校正浮点数；浮点数转定点整数单元，用于将数模转换器的校正浮点数转换为校正定点整数。本发明根据校正算法选择相应数目的浮点乘加器参与运算，多次采用浮点乘加器实现多项式计算根据数模转换器的初始输入浮点数得到数模转换器的校正浮点数，将该浮点数转为数模转换器的校正定点整数；利用浮点乘加器有效降低了计算延迟，从而提高了数模转换器的转换速度。

技术领域

本发明涉及集成电路技术领域，特别是涉及一种硬件加速电路、微控制芯片及系统。

背景技术

现有市面上MCU(微控制芯片)类产品仅提供12bit或更低位数的DAC(数模转换器)，其不能满足高速、高精度、高线性度的控制应用需求，往往只能将MCU芯片与高精度DAC芯片搭配使用来满足高精度控制系统，造成芯片无法满足尺寸小型化要求，同时，集成高精度DAC时，在保证良好的微分非线性的同时通常得不到良好的积分非线性指标。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种硬件加速电路、微控制芯片及系统，用于解决现有技术中因集成高精度DAC和积分非线性校正所带来数模转换器转换速度下降的问题。

为实现上述目的及其他相关目的，本发明提供一种硬件加速电路，适用于降低数模转换器因校正所产生的延迟时间，所述硬件加速电路包括：

定点整数转浮点数单元，用于将数模转换器初始输入的定点整数转换为浮点数X(FP)；

多个首尾依次相连的浮点乘加器，用于根据校正算法选择相应个数的浮点乘加运算单元进行计算将所述浮点数X(FP)生成数模转换器的校正浮点数；

浮点数转定点整数单元，用于将所述数模转换器的校正浮点数转换为校正定点整数。

本发明的另一目的在于提供一种微控制芯片，包括集成于所述芯片上的存储器、中央处理器、多通道数模转换器、温度传感器、多通道模数转换器、低压差线性稳压器、片上振荡器、锁相环、上电复位、I2C总线、通用输入/输出口、通用异步收发传输器、总线控制器、串行外设接口、看门狗和上述的硬件加速电路。

于本发明的一实施例中，对所述多通道数模转换器进行扫描测试并根据测试结果得到积分非线性曲线；根据所述积分非线性曲线的特点选择适应方式进行分段拟合得到曲线拟合算法；利用曲线拟合算法的拟合系数计算所述数模转换器码字处的积分非线性曲线误差，按照所述积分非线性曲线误差修正所述数模转换器输入数据，将校正后的数据输入到数模转换器进行电压控制。

本发明的另一目的在于提供一种微控制系统，包括上位机、输入电路、输出电路以及上述的微控制芯片；所述微控制芯片连接所述上位机、所述输入电路以及所述输出电路。

如上所述，本发明的硬件加速电路、微控制芯片及系统，具有以下有益效果：

本发明根据校正算法选择相应数目的浮点乘加器参与运算，多次采用浮点乘加器实现多项式计算得到数模转换器的校正浮点数，将该浮点数转换为数模转换器的校正定点整数；利用浮点乘加器有效降低了计算延迟，从而提高了数模转换器的转换速度。

附图说明

图1显示为本发明提供的一种硬件加速电路结构图；

图2显示为本发明提供的一种微控制芯片的架构图；

图3显示为本发明提供的一种微控制芯片中数模转换器的INL校正方法流程图。

图4显示为本发明提供的一种微控制芯片中数模转换器基于多项式校准INL实施图；