[发明专利]半导体存储装置

说明书

本发明的实施方式提供一种能够提高性能的半导体存储装置。实施方式的半导体存储装置包含：在第1方向上从下方依序积层的源极线、第1选择栅极线、多个字线、虚拟字线、及第2选择栅极线；第1半导体层(26)，在第1选择栅极线、多个字线、及虚拟字线的内部沿第1方向延伸，且电连接在源极线；多个存储单元，形成在第1半导体层(26)与多个字线的交叉部分；导电层(31)，设置在第1半导体层(26)上，在积层方向上与虚拟字线局部重叠，且包含N型扩散层；第2半导体层(33)，在第2选择栅极线的内部沿第1方向延伸，且与导电层(31)相接；位线，设置在第2选择栅极线的上方，且电连接在第2半导体层(33)；以及控制电路(17)，控制擦除动作。

[相关申请案]

本申请案享有将日本专利申请案2019-52485号(申请日：2019年3月20日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

作为半导体存储装置的一种，已知有NAND(Not AND，与非)型闪速存储器。另外，已知有具备三维地积层的多个存储单元的NAND型闪速存储器。

发明内容

实施方式提供一种能够提高性能的半导体存储装置。

实施方式的半导体存储装置具备：在第1方向上从下方依序积层的源极线、第1选择栅极线、多个字线、第1虚拟字线、及第2选择栅极线；第1半导体层，在所述第1选择栅极线、所述多个字线、及所述第1虚拟字线的内部沿所述第1方向延伸，且电连接在所述源极线；多个存储单元，形成在所述第1半导体层与所述多个字线的交叉部分；导电层，设置在所述第1半导体层上，在积层方向上与所述第1虚拟字线局部重叠，且包含N型扩散层；第2半导体层，在所述第2选择栅极线的内部沿所述第1方向延伸，且与所述导电层相接；位线，设置在所述第2选择栅极线的上方，且电连接在所述第2半导体层；以及控制电路。所述控制电路在所述多个存储单元的擦除动作时，对所述源极线、所述第1选择栅极线、所述第2选择栅极线、及所述位线施加第1电压，对所述多个字线施加低于所述第1电压的第2电压，对所述第1虚拟字线施加所述第1电压与所述第2电压之间的第3电压。

附图说明

图1是第1实施方式的半导体存储装置的框图。

图2是图1所示的存储单元阵列中所包含的1个区块的电路图。

图3是表示存储单元晶体管的阈值分布的一例的示意图。

图4是存储单元阵列的一部分区域的俯视图。

图5是存储单元阵列的一部分区域的剖视图。

图6是将1个下部柱沿水平方向切断的剖视图。

图7是将1个上部柱沿水平方向切断的剖视图。

图8是存储器柱的详细剖视图。

图9是说明第1实施方式的半导体存储装置的擦除序列的流程图。

图10是说明第1实施方式的半导体存储装置的擦除序列的时序图。

图11是说明擦除动作的示意图。

图12是说明产生空穴电流的情况的示意图。

图13是变化例的存储器柱的剖视图。

图14是第2实施方式的存储单元阵列中所包含的1个区块的电路图。

图15是存储单元阵列的一部分区域的剖视图。

图16是存储器柱的详细剖视图。

图17是说明第2实施方式的半导体存储装置的擦除序列的时序图。