[发明专利]一种抑制厚外延层半导体器件寄生BJT的方法及结构

说明书

本发明提供一种抑制厚外延层半导体器件寄生BJT的方法及结构，其特征在于，包括以下步骤：提供半导体衬底，并在所述半导体衬底上形成外延层；在所述外延层上形成半导体器件，所述半导体器件包括：源区、漏区、栅极堆叠；在所述半导体器件周围形成与所述半导体器件不相连的导电层，用于减小基区电阻。相应地，本发明还提供一种应用本方法制造的半导体结构。采用本发明的方法以及半导体结构可以有效地抽取外延层中的非平衡载流子，大大减少寄生BJT的基区电阻，有效地抑制厚外延器件中的寄生BJT效应或者闩锁效应，从而减少泄漏电流、降低噪声、减小误开启概率，提高半导体器件的整体性能与可靠性。

技术领域

本发明涉及半导体制造领域，具体地说涉及一种抑制厚外延层半导体器件寄生BJT的方法及结构。

背景技术

随着半导体行业的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小(目前已经达到纳米级)，因此半导体器件制造过程中对工艺控制的要求较高。

随着微电子技术的高速发展，在高浓衬底上生长的外延层质量越来越好，因此近年来出现了很多基于外延层的厚外延器。在功率放大器件中，VDMOS(垂直双扩散金属氧化物半导体场效应晶体管)、LDMOS(横向扩散金属氧化物半导体场效应晶体管)、IGBT(绝缘栅双极型晶体管)等大功率器件基本都是在数微米到十几微米的外延层上进行制造的，可以承受高电压的高压器件。虽然外延层的质量越来越好，但是当外延层达到一定厚度时，厚的外延层就会使得寄生BJT(双极结型晶体管)的基区电阻非常大，尤其对于诸如LDMOS的横向高压器件来说，这个影响愈发明显。而由于基区电阻的增大，就会导致在外延层中微小的电流也可以使得寄生BJT开启或者因为寄生BJT的放大产生很大的漏电流。

目前，需要一种能够有效抑制寄生BJT效应的方法，以有效提高半导体器件的整体性能。

发明内容

本发明阐明了一种利用导电层减小厚外延器件寄生BJT效应的方法。在厚外延器件中，注入适当浓度的与外延类型相同的杂质或者采用金属嵌入的方式形成导电层，应用导电层来收集外延层中多余的多数载流子。采用本发明能缩短漏电流流出的距离，改变漏电流的流径，减小外延器件中寄生BJT的基区电阻。

根据本发明的一个方面，提供一种抑制厚外延层半导体器件寄生BJT的方法及结构，包括以下步骤：提供半导体衬底，并在所述半导体衬底上形成外延层；在所述外延层上形成半导体器件，所述半导体器件包括：源区、漏区、栅极堆叠；在所述半导体器件周围形成与所述半导体器件不相连的导电层，用于减小基区电阻。可选的，还包括步骤：将所述导电层与所述衬底相连接。

根据本发明的另一个方面，提供一种半导体结构，其中，所述半导体结构包括：衬底、外延层、半导体器件以及导电层，其特征在于，

所述外延层位于所述衬底之上；

所述半导体器件形成于所述外延层中，所述半导体器件包括：源区、漏区、栅极堆叠；

所述导电层形成于所述外延层中，所述导电层形成在所述半导体器件周围，并且与所述半导体器件不相连。

对于一般的横向厚外延器件，漏电流也就是寄生BJT的集电极电流I_C＝bI_B。过大的基区电阻会使得寄生BJT不再工作在完全截止状态，以至于放大倍数b不再近似于0，因此会产生比较大的集电极电流I_C，使器件出现漏电流过大的问题。应用在半导体结构中增加导电层的方法，可以使导电层吸收一部分电流，而使寄生BJT基区电流不再完全流入衬底，使漏电流的流径改变，且泻放路径缩短，进而有效减小了寄生BJT的基区电阻。如此使得寄生BJT工作在完全截止状态，放大倍数b近似等于0，集电极电流I_C约为0。在厚外延器件中应用本发明的方法，可以有效抑制寄生BJT开启，解决由于寄生BJT的放大效应使得其漏电流过大的问题，减小闩锁发生几率。