[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，形成方法包括：提供基底，基底上形成有底部核心材料层，底部核心材料层上形成有多个分立的顶部核心层，相邻顶部核心层之间的区域为凹槽，且凹槽包括连接槽；形成保形覆盖顶部核心层和底部核心材料层的第一侧墙膜；在第一侧墙膜露出的剩余连接槽中形成阻挡结构；以阻挡结构为掩膜，去除顶部核心层顶部和底部核心材料层上的第一侧墙膜，形成第一掩膜侧墙；去除顶部核心层；以所述第一掩膜侧墙和阻挡结构为掩膜，图形化底部核心材料层形成底部核心层；在底部核心层的侧壁上形成第二掩膜侧墙；去除底部核心层。通过阻挡结构，使连接槽所对应位置处的底部核心层宽度较大，从而直接形成不同间隔的目标图形。

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

光刻(photolithography)技术是常用的一种图形化方法，是半导体制造工艺中最为关键的生产技术。随着半导体工艺节点的不断减小，自对准双重图形化(self-aligneddouble patterning，SADP)方法成为近年来受到青睐的一种图形化方法，该方法能够增加形成于衬底上的图形的密度，进一步缩小相邻两个图形的间距(pitch)，从而使光刻工艺克服光刻分辨率的极限。

随着图形特征尺寸(critical dimension，CD)的不断缩小，自对准四重图形化(self-aligned quadruple patterning，SAQP)方法应运而生。自对准双重图形化方法在衬底上所形成图形的密度是利用光刻工艺在衬底上所形成图形的密度的两倍，即可以获得1/2最小间距(1/2pitch)，而自对准四重图形化方法在不改变目前光刻技术的前提下(即光刻窗口大小不变)，在衬底上所形成图形的密度是利用光刻工艺在衬底上所形成图形的密度的四倍，即可以获得1/4最小间距(1/4pitch)，从而可以极大地提高半导体集成电路的密度，缩小图形的特征尺寸，进而有利于器件性能的提高。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，以满足目标图形的不同间隔需求。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有底部核心材料层，所述底部核心材料层上形成有多个分立的顶部核心层，相邻所述顶部核心层之间的区域作为凹槽，且所述凹槽包括适于形成阻挡结构的连接槽；形成保形覆盖所述顶部核心层和底部核心材料层的第一侧墙膜；在所述第一侧墙膜露出的剩余所述连接槽中形成阻挡结构；以所述阻挡结构为掩膜，去除所述顶部核心层顶部以及所述底部核心材料层上的第一侧墙膜，保留位于所述顶部核心层侧壁上以及位于所述阻挡结构底部的剩余所述第一侧墙膜作为第一掩膜侧墙；去除所述顶部核心层；去除所述顶部核心层后，以所述第一掩膜侧墙和阻挡结构为掩膜，图形化所述底部核心材料层，形成底部核心层；在所述底部核心层的侧壁上形成第二掩膜侧墙；形成所述第二掩膜侧墙后，去除所述底部核心层。

相应的，本发明实施例还提供一种半导体结构，包括：基底；底部核心材料层，位于所述基底上；多个分立的顶部核心层，位于所述底部核心材料层上，相邻所述顶部核心层之间的区域作为凹槽，且所述凹槽包括连接槽；侧墙膜，保形覆盖所述顶部核心层和底部核心材料层；阻挡结构，填充于所述侧墙膜露出的剩余所述连接槽中。

与现有技术相比，本发明实施例的技术方案具有以下优点：