[发明专利]基于非易失性存内计算实现二值神经网络的芯片和方法

权利要求书

1.一种基于非易失性存内计算实现二值神经网络的芯片，其特征在于，包括：用于对其接收的第一二值化数据包和其内预存的第二二值化数据包进行矩阵乘加运算的非易失性运算模块。

2.根据权利要求1所述的基于非易失性存内计算实现二值神经网络的芯片，其特征在于，所述第一二值化数据包包括至少一个二值化特征数据，所述二值化特征数据包括至少一个二值化特征信号；所述第二二值化数据包包括至少一个二值化权重数据，所述二值化权重数据包括至少一个二值化权重信号；

所述非易失性运算模块包括多个二值运算子模块，所述二值运算子模块用于对一二值化特征数据和一二值化权重数据进行矩阵乘加运算；

所述二值运算子模块包括：至少一个二值同或逻辑运算电路以及连接所述至少一个二值同或逻辑运算电路的计数器，

所述二值同或逻辑运算电路用于对一二值化特征信号和一二值化权重信号进行同或逻辑运算，所述计数器用于计数所述二值运算子模块中同或逻辑运算结果为1的二值同或逻辑运算电路的数量，作为所述二值化特征数据和所述二值化权重数据的矩阵乘加运算结果。

3.根据权利要求2所述的基于非易失性存内计算实现二值神经网络的芯片，其特征在于，

所述二值同或逻辑运算电路包括：非易失性存储单元、连接所述非易失性存储存储单元的控制开关、连接所述非易失性存储单元的CMOS晶体管逻辑树单元以及连接所述CMOS晶体管逻辑树单元的读取单元；

所述非易失性存储单元用于存储所述二值化权重信号；

所述CMOS晶体管逻辑树单元加载所述二值化特征信号；

所述控制开关响应于控制信号控制所述读取单元进行读取操作，以读出所述二值化特征信号和所述二值化权重信号的同或逻辑运算结果；

所述计数器响应于所述控制信号进行计数。

4.根据权利要求3所述的基于非易失性存内计算实现二值神经网络的芯片，其特征在于，还包括：写入模块；

所述写入模块连接所述非易失性存储单元，用于将所述二值化权重信号写入所述非易失性存储单元中。

5.根据权利要求3所述的基于非易失性存内计算实现二值神经网络的芯片，其特征在于，所述二值同或逻辑运算电路的非易失性存储单元的数量大于等于2，

所述二值同或逻辑运算电路还包括：多路选择开关；

所述多路选择开关连接在所述多个非易失性存储单元与所述CMOS晶体管逻辑树单元之间，用于选择性将其中一个非易失性存储单元连接至所述CMOS晶体管逻辑树单元。

6.根据权利要求3所述的基于非易失性存内计算实现二值神经网络的芯片，其特征在于，所述非易失性存储单元包括：第一开关元件、第二开关元件、第一非易失性存储器件以及第二非易失性存储器件；

所述第一开关元件的控制端连接第一节点，第一端连接第二节点，第二端连接第一非易失性存储器件的一端；

所述第一非易失性存储器件的另一端连接所述控制开关的第二端和所述第二非易失性存储器件的一端；

所述控制开关的第一端接入第一电平，控制端接入第一控制信号；

所述第二开关元件的控制端连接第一节点，第一端连接第三节点，第二端连接第二非易失性存储器件的另一端；

其中，第一节点接收字线上的信号，第二节点接收位线上的信号，第三节点接收的信号与第二节点接收的信号相反，所述第一非易失性存储器件用于存储所述二值化权重信号，所述第二非易失性存储器件用于存储所述二值化权重信号的相反信号。