[发明专利]基于存内计算的多比特全加器、多比特全加运算控制方法

权利要求书

1.一种基于存内计算的多比特全加器，其特征在于，包括：非易失性存储单元阵列、读写电路、行译码器、列译码器、进位寄存器以及移位寄存器；

所述非易失性存储单元阵列包括：多个阵列排布的非易失性存储单元；

每列非易失性存储单元均通过一字线连接所述列译码器，每行非易失性存储单元均通过一位线连接所述行译码器，每行非易失性存储单元的位线和源线均连接所述读写电路，所述读写电路以及所述进位寄存器均连接所述移位寄存器；其中：

所述非易失性存储单元阵列用于存储数据并响应于控制信号对其内存储的数据、其上加载的数据执行逻辑运算；

所述行译码器以及所述列译码器用于对所述非易失性存储单元阵列进行行列译码；

所述读写电路用于对所述非易失性存储单元阵列进行读写操作；

所述移位寄存器用于对来自所述读写电路的数据进行移位操作，并将移位后的数据反馈至所述读写电路；

所述进位寄存器用于暂存该多比特全加器执行全加过程中产生的最高位的进位；

其中，所述非易失性存储单元阵列中的存储单元为1T1R非易失性存储单元。

2.根据权利要求1所述的基于存内计算的多比特全加器，其特征在于，所述非易失性存储单元为阻变存储单元。

3.根据权利要求2所述的基于存内计算的多比特全加器，其特征在于，所述阻变存储单元包括：自旋电子存储单元、铁电存储单元或相变存储单元。

4.根据权利要求1所述的基于存内计算的多比特全加器，其特征在于，所述非易失性存储单元包括：非易失性存储器件以及开关元件；

所述非易失性存储器件一端连接所述位线，另一端连接所述开关元件的第一端，所述开关元件的第二端连接所述字线，所述开关元件的第三端连接源线。

5.根据权利要求4所述的基于存内计算的多比特全加器，其特征在于，所述非易失性存储器件包括：自旋电子存储器件、铁电存储器件或相变存储器件以及其他阻变存储器件。

6.一种基于存内计算实现多比特全加运算的控制方法，其特征在于，包括：

逻辑运算步骤：将二进制加数信号同时存入两列非易失性存储单元，每列非易失性存储单元均存有该二进制加数信号，每个所述非易失性存储单元中存储该二进制加数信号的一位；

将二进制被加数信号和异或运算指令加载至一列存有二进制加数信号的非易失性存储单元列，以使该非易失性存储单元列执行所述二进制加数信号和所述二进制被加数信号的异或运算，其中，所述异或运算结果直接存储在该非易失性存储单元列中；

将二进制被加数信号和与运算指令加载至另一列存有二进制加数信号的非易失性存储单元列，以使该非易失性存储单元列执行所述二进制加数信号和所述二进制被加数信号的与运算，其中，所述与运算结果直接存储在该非易失性存储单元列中；

将所述与运算结果左移一位；

判断将所述与运算结果左移一位时的移出位是否为1；

若是，将所述移出位暂存至进位寄存器；

若否，将所述移出位暂存至进位寄存器之后，判断左移一位后的与运算结果是否为零；

若左移一位后的与运算结果为零，根据进位寄存器中的数据以及所述异或运算结果得到全加运算结果；

若左移一位后的与运算结果不为零，将左移一位后的与运算结果作为新的二进制加数信号，将所述异或运算结果作为新的二进制被加数信号，返回所述逻辑运算步骤。

7.根据权利要求6所述的基于存内计算实现多比特全加运算的控制方法，其特征在于，所述将二进制被加数信号和异或运算指令加载至一列存有二进制加数信号的非易失性存储单元列，包括：

根据所述二进制被加数信号配置一列存有二进制加数信号的非易失性存储单元列中各存储单元的位线；

根据所述异或运算指令配置该列存有二进制加数信号的非易失性存储单元列中各存储单元的源线。

8.根据权利要求6所述的基于存内计算实现多比特全加运算的控制方法，其特征在于，通过对所述二进制加数进行取反得到所述异或运算指令。