[发明专利]半导体存储装置及其制造方法

说明书

本发明的实施方式涉及一种半导体存储装置及其制造方法。实施方式的半导体存储装置具备具有多个存储单元的单元阵列区域及包围单元阵列区域而配置在端部的外缘部，在单元阵列区域内具备积层体，该积层体是将多个导电层隔着第1绝缘层而积层，且多个导电层的端部具有成为阶梯状的面向外缘部的阶梯部，在阶梯部中的至少1阶的中央部，具有朝单元阵列区域内侧的凹陷。

[相关申请]

本申请享有2019年3月12日提出申请的日本专利申请号2019-44919的优先权的利益，该日本专利申请的全部内容在本申请中被引用。

技术领域

本发明的实施方式涉及一种半导体存储装置及其制造方法。

背景技术

近年来，推进半导体存储装置的微细化，提出具有积层结构的存储单元的三维积层型非易失性存储器。在三维积层型非易失性存储器中，为了将在高度方向上配置的存储单元各层中的字线拉出，有时采用阶梯状的结构。这种阶梯状的结构例如是通过一面将掩模图案细化一面对积层结构进行蚀刻而获得。

发明内容

一实施方式提供一种可提高掩模图案的细化精度的半导体存储装置及半导体存储装置的制造方法。

实施方式的半导体存储装置具备具有多个存储单元的单元阵列区域及包围所述单元阵列区域而配置在端部的外缘部，且在所述单元阵列区域内具备积层体，该积层体是将多个导电层隔着第1绝缘层而积层，且所述多个导电层的端部具有成为阶梯状的面向所述外缘部的阶梯部，在所述阶梯部中的至少1阶的中央部，具有朝所述单元阵列区域内侧的凹陷。

附图说明

图1A及图1B是示意性表示实施方式的半导体存储装置的构成的一例的图。

图2A及图2B是表示实施方式的半导体存储装置的一部分构成的详细例的图。

图3是表示实施方式的半导体存储装置的制造方法的一步骤的抗蚀图案的配置例的俯视图。

图4A及图4B、图5A及图5B、图6A及图6B、图7A及图7B、图8A及图8B、图9A及图9B、图10A及图10B、图11A及图11B、图12A及图12B、图13A及图13B、图14A及图14B、图15A及图15B、图16A及图16B、图17A及图17B、图18A及图18B、图19A及图19B是表示实施方式的半导体存储装置的制造方法的一步骤的剖视图及俯视图。

图20A及图20B是表示比较例的半导体存储装置的制造方法的一步骤的剖视图及俯视图。

图21是表示实施方式的变化例1的半导体存储装置的制造方法的一步骤的抗蚀图案的配置例的俯视图。

图22是示意性表示实施方式的变化例1的半导体存储装置的构成的一例的图。

图23是表示实施方式的变化例2的半导体存储装置的制造方法的一步骤的抗蚀图案的配置例的俯视图。

图24A及图24B是示意性表示实施方式的变化例2的半导体存储装置的构成的一例的图。

具体实施方式

以下，一面参考附图，一面详细地说明本发明。此外，并非要通过下述实施方式来限定本发明。另外，在下述实施方式的构成要素中，包含本领域技术人员可容易假定的要素或实质上相同的要素。

(半导体存储装置的构成例)

图1A及图1B是示意性表示实施方式的半导体存储装置1的构成的一例的图。图1A是实施方式的半导体存储装置1的俯视图，图1B是实施方式的半导体存储装置1的X方向的剖视图。

如图1A及图1B所示，半导体存储装置1具备：以芯片状切出的衬底10c、配置在衬底10c上的单元阵列区域20、以及作为外缘部的划线30。