[发明专利]FPGA部分重配置实现方法、装置及电子设备和存储介质

说明书

本申请公开了一种FPGA部分重配置实现方法、装置及一种电子设备和计算机可读存储介质，该方法包括：确定FPGA的逻辑结构；其中，所述逻辑结构描述所述FPGA中多个逻辑区域的划分结果；为每个所述逻辑区域分配逻辑资源，并为每个所述逻辑区域设置约束标志，以便实现FPGA的部分重配置；基于每个所述逻辑区域的代码生成每个所述逻辑区域的网表，并根据所述网表对所述FPGA进行布局布线。由此可见，本申请提供的FPGA部分重配置实现方法，降低了实现FPGA部分重配置的硬件结构的复杂程度和软件依赖性。

技术领域

本申请涉及计算机技术领域，更具体地说，涉及一种FPGA部分重配置实现方法、装置及一种电子设备和一种计算机可读存储介质。

背景技术

FPGA(中文全称：现场可编程门阵列，英文全称：Field－Programmable GateArray)由于可编程灵活性高、开发周期短、并行计算等特点，在各个领域各个业中的应用越来越广泛。部分重配置是一种动态修改逻辑模块的技术，可以在不妨碍其他逻辑运行的情况下更新部分比特文件。部分重配置允许设计者在系统运行过程中修改功能，而无需全面重新配置和重新建立连接，极大地提高了FPGA的灵活性。

在相关技术中，开发人员可以利用软件设置FPGA中的逻辑区域支持部分重配置功能，可按设计需求调整重配置区域逻辑，但其硬件结构复杂，软件依赖性强，操作繁琐。

因此，如何降低实现FPGA部分重配置的硬件结构的复杂程度和软件依赖性是本领域技术人员需要解决的技术问题。

发明内容

本申请的目的在于提供一种FPGA部分重配置实现方法、装置及一种电子设备和一种计算机可读存储介质，降低了实现FPGA部分重配置的硬件结构的复杂程度和软件依赖性。

为实现上述目的，本申请提供了一种FPGA部分重配置实现方法，包括：

确定FPGA的逻辑结构；其中，所述逻辑结构描述所述FPGA中多个逻辑区域的划分结果；

为每个所述逻辑区域分配逻辑资源，并为每个所述逻辑区域设置约束标志，以便实现FPGA的部分重配置；

基于每个所述逻辑区域的代码生成每个所述逻辑区域的网表，并根据所述网表对所述FPGA进行布局布线。

其中，所述逻辑区域之间通过片内信号线或总线连接，所述逻辑区域与主机之间通过外部管脚相连。

其中，还包括：

当接收到重配置命令时，确定所述重配置命令对应的目标逻辑区域；

根据所述重配置命令对所述目标逻辑区域的代码进行更新。

其中，所述根据所述重配置命令对所述目标逻辑区域的代码进行更新，包括：

下载所述目标逻辑区域的代码，并根据所述重配置命令对所述代码进行更新。

其中，所述根据所述重配置命令对所述目标逻辑区域的代码进行更新，包括：

下载所有所述逻辑区域，利用所述目标逻辑区域的约束标志所述根据所述重配置命令对所述目标逻辑区域的代码进行更新。

为实现上述目的，本申请提供了一种FPGA部分重配置实现装置，包括：

确定模块，用于确定FPGA的逻辑结构；其中，所述逻辑结构描述所述FPGA中多个逻辑区域的划分结果；

设置模块，用于为每个所述逻辑区域分配逻辑资源，并为每个所述逻辑区域设置约束标志，以便实现FPGA的部分重配置；

生成模块，用于基于每个所述逻辑区域的代码生成每个所述逻辑区域的网表，并根据所述网表对所述FPGA进行布局布线。

其中，还包括：