[发明专利]基于双向运行环形进位链的TDC电路及测量方法

说明书

本发明公开了一种基于双向运行环形进位链的TDC电路及测量方法。该电路包括标准、非标准两个延时线通道和时间分析模块，其中两个延时线通道分别包括时间提取、粗计时、细计时和时间戳组合四个子模块。方法为：在标准延时线通道中，被测信号沿慢延时线传播，粗计时时钟信号沿快延时线传播，细计时模块计算出二者的时间间隔传递到时间戳组合模块；在非标准延时线通道中，被测信号沿快延时线传播，粗计时时钟信号沿慢延时线传播，细计时模块计算出二者的时间间隔传递到时间戳组合模块；时间分析模块接收两个通道的结果，取细计数值小的延时线对应的时间戳作为输出结果。本发明降低了均方根误差，提高了TDC分辨率，节省了资源成本。

技术领域

本发明属于时间量的数字化测量技术领域，特别是一种基于双向运行环形进位链的TDC电路及测量方法。

背景技术

在许多高能核实验中，需要高分辨率时间-数字转换器(TDC)来帮助确定粒子类型。TDC还可以应用于许多与精确计时相关的场合，如医用飞行正电子发射断层扫描(PET)、激光雷达、自动测试设备(ATE)和全数字锁相环(PLL)电路。与专用集成电路(ASIC)相比，基于FPG的TDC具有成本低、可重构性强、灵活性强、开发周期短的优点。

TDC通常包含两个时间测量步骤：一个粗计时模块用于扩大整个测量范围，一个细计时模块用于提高分辨率。细计时模块用于测量粗计时模块整个周期的时间范围。粗计时计数器(由粗计时模块给出)和细计时计数器(由细计时模块给出)组合在一起生成表示事件发生时刻的时间戳，通过建立两个这样的TDC通道来测量一个精密的时间间隔。

对于FPGA平台，构建细计时模块的主要技术是抽头延时线。但是为了构建高分辨率的TDC，使用抽头延时线时进位链的长度必须相当长，在现代设计中至少要超过100个延时单元，这将花费大量的资源成本，且其微分非线性(DNL)误差和积分非线性(INL)误差相对较大。在以往的方案中，有提出组织成环状的进位链，形成环形振荡器(ROs)的TDC电路，这种TDC的DNL和INL要小得多，大多小于1LSB，且需要的延时线相对较少，花费的成本资源较少，这种方法虽然能够通过调整振荡周期获得低于10ps的分辨率，但累积的振荡抖动次数最终限制了可达到的分辨率。由于ROs的延时没有得到补偿，其均方根误差随振荡次数的平方根成比例增加，但是又不能选择太小的分辨率来避免较大的均方根误差。

发明内容

本发明的目的在于提供一种分辨率高、均方根误差低的基于双向运行环形进位链的TDC电路及测量方法。

实现本发明目的的技术解决方案为：一种基于双向运行环形进位链的TDC电路，包括标准延时线通道、非标准延时线通道和时间分析模块，其中标准延时线通道和非标准延时线通道结构相同，包括时间提取模块、粗计时模块、细计时模块和时间戳组合模块；所述时间提取模块、细计时模块、时间戳组合模块和时间分析模块依次相连，粗计时模块与时间戳组合模块相连；

所述时间提取模块，用于寻找和搜索出现于被测信号后且距离被测信号最近的粗时钟信号，并将分别经过不同延时的被测信号和粗计时时钟信号传递到细计时模块；

所述细计时模块，用于测量被测信号和粗计时时钟信号之间的时间间隔，产生时间戳结果中的细计时部分；

所述粗计时模块，用于产生时间戳结果中的粗计时部分；

所述时间戳组合模块，用于输出完整的时间戳结果；

所述时间分析模块，用于将两种延时线通道产生的时间戳结果进行分析，选用细计数值相对小的延时线对应的时间戳作为最终输出结果。

进一步地，所述标准延时线通道将被测信号传递到慢延时线上，粗计时时钟信号传递到快延时线上；非标准延时线通道则是将被测信号传递到快延时线上，粗计时时钟信号传递到慢延时线上。

进一步地，所述细计时模块包括第一延时线、第二延时线、鉴相器、细计数器和第一～第四脉冲整形模块；