[发明专利]半导体存储装置及半导体存储装置的制造方法

说明书

本发明关于半导体存储装置及半导体存储装置的制造方法。本发明的半导体存储装置具备：第1积层体，隔着第1绝缘层积层着多个导电层，具有上层的多个导电层的端部呈台阶状的第1台阶部、及下层的多个导电层的端部呈台阶状的第2台阶部；第2积层体，在衬底的上方隔着与第1绝缘层同种的第3绝缘层积层多个第2绝缘层，具有位于与构成第1台阶部的导电层相同的层的多个第2绝缘层的端部呈台阶状的第3台阶部；第1柱状部，配置在第1台阶部的第1阶，从第1阶贯通第1积层体；及第2柱状部，配置在第2台阶部的第2阶，从第2阶贯通第1积层体；第1台阶部及第2台阶部与第3台阶部相互对向，第2台阶部与第3台阶部至少一部分在俯视下重叠。

[相关申请]

本申请享有在2019年3月18日提出申请的日本专利申请编号2019-50385的优先权的利益，该日本专利申请的全部内容援用于本申请中。

技术领域

本发明的实施方式涉及一种半导体存储装置及半导体存储装置的制造方法。

背景技术

在三维非易失性存储器中，对积层后的多个导电层三维配置存储单元。在这种构成中，有时在导电层的引出部分即积层构造的台阶部中形成例如贯通各阶的柱状构造物以保持积层构造的强度。

发明内容

一实施方式提供一种能够抑制形成在台阶部的各阶的柱状部的形状差的半导体存储装置及半导体存储装置的制造方法。

实施方式的半导体存储装置具备：衬底；第1积层体，在所述衬底的上方隔着第1绝缘层积层着多个导电层，且具有上层的所述多个导电层的端部呈台阶状的第1台阶部、及下层的所述多个导电层的端部呈台阶状的第2台阶部；第2积层体，在所述衬底的上方隔着与所述第1绝缘层同种的第3绝缘层积层多个第2绝缘层，且具有位于与构成所述第1台阶部的所述导电层相同的层的所述多个第2绝缘层的端部呈台阶状的第3台阶部；多个柱，在所述第1积层体中沿所述第1积层体的积层方向延伸，且在与所述多个导电层的各个交叉部形成多个存储单元；第1柱状部，配置在所述第1台阶部的第1阶，且从所述第1阶贯通所述第1积层体；以及第2柱状部，配置在所述第2台阶部的第2阶，且从所述第2阶贯通所述第1积层体；且所述第1台阶部及所述第2台阶部与所述第3台阶部相互对向，所述第2台阶部与所述第3台阶部至少一部分在俯视下重叠。

附图说明

图1(a)～图1(c)是示意性地表示实施方式的半导体存储装置的构成的一例的图。

图2是示意性地表示实施方式的半导体存储装置所具备的存储单元的图。

图3(a)～图3(c)、图4(a)～图4(c)、图5(a)～图5(c)、图6(a)～图6(c)、图7(a)～图7(c)、图8(a)～图8(c)、图9(a)～图9(c)、图10(a)～图10(c)、图11(a)～图11(c)、图12(a)～图12(c)、图13(a)～图13(c)、图14(a)～图14(c)、图15(a)～图15(c)、图16(a)～图16(c)是表示实施方式的半导体存储装置的制造处理的顺序的一例的流程图。

具体实施方式

以下，参照附图对本发明详细地进行说明。此外，本发明并不受到下述实施方式的限定。另外，在下述实施方式中的构成要素中，包含业者容易想到的或实质上相同的。

(半导体存储装置的构成例)

图1(a)～图1(c)是示意性地表示实施方式的半导体存储装置1的构成的一例的图。图1(a)是实施方式的半导体存储装置1的X方向的剖视图，图1(b)是实施方式的半导体存储装置1所具备的积层体LMd的Y方向的剖视图，图1(c)是实施方式的半导体存储装置1所具备的存储部MEM的Y方向的剖视图。

如图1(a)～图1(c)所示，半导体存储装置1具备配置在衬底10的周边电路PER、及配置在周边电路PER的上方的积层体LMa、LMb、LMd。