[发明专利]半导体装置的封装方法及半导体装置在审
申请号: | 201910748968.5 | 申请日: | 2019-08-14 |
公开(公告)号: | CN112397399A | 公开(公告)日: | 2021-02-23 |
发明(设计)人: | 黄水木 | 申请(专利权)人: | 力智电子股份有限公司 |
主分类号: | H01L21/56 | 分类号: | H01L21/56;H01L23/367;H01L23/48 |
代理公司: | 中国商标专利事务所有限公司 11234 | 代理人: | 张立晶 |
地址: | 中国台湾新竹县*** | 国省代码: | 台湾;71 |
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摘要: | |||
搜索关键词: | 半导体 装置 封装 方法 | ||
本发明提供一种半导体装置的封装方法,包含:提供包含多个封装体的封装阵列,每一个封装体包含基板、多个晶粒及夹片,多个晶粒设置于基板与夹片之间,夹片具有多个接脚部;提供包含第一壳体及第二壳体的模具,第一壳体包含多个凸起部,多个凸起部于模具内界定多个容置空间;设置封装阵列于第一壳体及第二壳体之间,每一个封装体分别位于对应的容置空间中,且多个凸起部压抵多个接脚部;注入封装材料,以形成多个半导体装置;以及切割封装阵列。上述封装方法可消减半导体元件与模具间的间隙,提高半导体装置的封装良率。本发明另提供一种半导体装置。
技术领域
本发明关于一种半导体装置的封装方法及半导体装置,尤其是关于一种以封装阵列形式进行封装的半导体装置的封装方法及其半导体装置。
背景技术
近年随着科技不断创新与发展,各式各样的半导体装置已广泛地应用于人们的生活中。然而,现有半导体装置的封装加工技术中,由于半导体装置的各部件间的加工精度及组装公差等因素,通常会有封装材料自半导体装置的外露部分溢出的现象,进而影响半导体装置封装后的电性连接品质,降低半导体装置的封装良率。
发明内容
本发明的一目的在于提供一种半导体装置的封装方法,其于封装阵列(assemblyarray)形式的封装工艺中有效消减元件与模具间的间隙,以提高半导体装置的封装良率。
本发明另一目的在于提供一种半导体装置,所述装置以半导体装置夹片的外露部分作为电连接的接脚,具有较佳的电性特性及散热能力。
本发明提供一种半导体装置的封装方法,其包含:提供封装阵列,封装阵列包含多个封装体,每一个封装体包含基板、多个晶粒及夹片,多个晶粒设置于基板与夹片之间,夹片具有多个接脚部;提供模具,模具包含第一壳体及第二壳体,第一壳体包含多个凸起部,多个凸起部于模具内界定多个容置空间;设置封装阵列于第一壳体及第二壳体之间,每一个封装体分别位于对应的容置空间中,且多个凸起部压抵多个接脚部;注入封装材料,以形成多个半导体装置;以及切割封装阵列。
于一实施例,多个凸起部对应多个封装体之间的多个切割道的位置,且切割封装阵列的步骤还包含:沿多个切割道切割,以使多个半导体装置彼此分离,在每个半导体装置中,夹片的接脚部与基板具有实质共平面的裸露表面。
于一实施例,在前述注入封装材料的步骤中还包含:于多个容置空间中,固化封装材料,以形成多个封装材料体,多个封装材料体分别囊封多个晶粒,以形成多个半导体装置。
于一实施例,切割封装阵列时,还切割多个封装材料体,使得在每个半导体装置中,夹片的多个接脚部与封装材料体在切割方向上实质齐平。
于一实施例,夹片具有顶表面,顶表面与多个接脚部具有段差,且设置封装阵列于第一壳体及第二壳体之间时,夹片的顶表面至少部分直接接触第一壳体,使得夹片的顶表面至少部分裸露于封装材料体外。
于一实施例,夹片具有顶表面,顶表面与多个接脚部具有段差,且设置封装阵列于第一壳体及第二壳体之间时,夹片的顶表面与第一壳体之间具有间隙,使得封装材料体实质完全覆盖夹片的顶表面。
于一实施例,在设置封装阵列于模具之前,封装方法更包含:贴附膜片于多个封装体的基板及接脚部,且膜片及多个晶粒位于基板的相对两侧。
于一实施例,切割封装阵列之前,封装方法还包含:去除膜片。
本发明提供一种半导体装置,包含:基板、多个晶粒及夹片,多个晶粒设置于基板上;夹片包含顶部、第一接脚部及与第一接脚部相对的第二接脚部,夹片设置于多个晶粒上;第一接脚部、第二接脚部与基板具有实质共平面的裸露表面,且在裸露表面的第一接脚部及第二接脚部作为半导体装置的电连接部,用以与外部装置电连接。
于一实施例,本发明的半导体装置还包括封装材料体,封装材料体包覆基板、多个晶粒与夹片,并于裸露表面暴露部分的第一接脚部、部分的第二接脚部与部分的基板。
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H01L21-02 .半导体器件或其部件的制造或处理
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