[发明专利]具有部分碳化硅材料/硅材料异质结的U-MOSFET及其制作方法有效

专利信息
申请号: 201910754806.2 申请日: 2019-08-15
公开(公告)号: CN110544723B 公开(公告)日: 2022-11-11
发明(设计)人: 段宝兴;杨鑫;王夏萌;张一攀;杨银堂 申请(专利权)人: 西安电子科技大学
主分类号: H01L29/78 分类号: H01L29/78;H01L29/165;H01L29/06;H01L23/373;H01L21/336
代理公司: 西安智邦专利商标代理有限公司 61211 代理人: 胡乐
地址: 710071*** 国省代码: 陕西;61
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摘要:
搜索关键词: 具有 部分 碳化硅 材料 异质结 mosfet 及其 制作方法
【权利要求书】:

1.一种具有部分碳化硅材料/硅材料异质结的U-MOSFET,包括:

N+型衬底(10);

位于N+型衬底(10)上表面的N型外延层;

在N型外延层上部左、右两端区域分别形成的P型基区(7);P型基区(7)中形成沟道以及N+型源区(2)和P+沟道衬底接触(1);

源极(5),覆盖P+沟道衬底接触(1)与N+型源区(2)相接区域的上表面;两处源极(5)共接;

漏极(11),位于所述N+型衬底(10)下表面;

其特征在于:

所述N+型衬底(10)采用碳化硅材料;

所述N型外延层由两部分构成:一部分为凹字型结构的N型碳化硅外延层(8),位于所述N+型衬底(10)上表面中间区域;另一部分为两处N型硅外延层(9),分别位于所述N+型衬底(10)上表面左、右两端区域,相应与所述N型碳化硅外延层(8)的侧面邻接;两处P型基区(7)相应形成于两处N型硅外延层(9)的上部;

所述N型硅外延层(9)的厚度大于N型碳化硅外延层(8)的厚度,整体构成凹槽结构,该凹槽以所述凹字型结构的凹部为底,凹槽深度大于P型基区(7)与N型硅外延层(9)之间PN结的深度,所述凹槽内填充形成栅极(3),在栅极(3)与凹槽内壁之间设置有栅氧化层(6);栅极(3)的上表面覆盖有钝化层(4);

所述N型碳化硅外延层(8)和N型硅外延层(9)的厚度和掺杂浓度由器件的耐压要求决定,其中,N型碳化硅外延层(8)和N型硅外延层(9)的掺杂浓度低于N+型衬底(10)的掺杂浓度。

2.根据权利要求1所述的具有部分碳化硅材料/硅材料异质结的U-MOSFET,其特征在于:两处源极(5)通过覆盖于钝化层(4)上表面的同材料金属连成一体。

3.根据权利要求1所述的具有部分碳化硅材料/硅材料异质结的U-MOSFET,其特征在于:所述凹字型结构是通过部分刻蚀形成的,N型外延层左右两边刻蚀延伸到N+型衬底(10)上表面,中间部分刻蚀深入到N型碳化硅外延层(8)内,N型碳化硅外延层(8)顶部的刻蚀深度Ln为0.5μm~2μm。

4.根据权利要求1所述的具有部分碳化硅材料/硅材料异质结的U-MOSFET,其特征在于:所述N型硅外延层(9)是通过异质外延技术或键合技术在N+型衬底(10)和N型碳化硅外延层(8)上表面形成的;所述P型基区(7)及其N+型源区(2)和P+沟道衬底接触(1),是在N型硅外延层(9)上部采用离子注入技术形成的。

5.根据权利要求1所述的具有部分碳化硅材料/硅材料异质结的U-MOSFET,其特征在于:所述N型硅外延层(9)和N型碳化硅外延层(8)的掺杂浓度比N+型衬底(10)的掺杂浓度小4-6个数量级。

6.根据权利要求1所述的具有部分碳化硅材料/硅材料异质结的U-MOSFET,其特征在于:所述N型硅外延层(9)的掺杂浓度为1×1015~3×1015cm-3,N型碳化硅外延层(8)的掺杂浓度为3×1015~6×1015cm-3

7.根据权利要求1所述的具有部分碳化硅材料/硅材料异质结的U-MOSFET,其特征在于:所述凹槽底部与所述PN结之间的高度差Lm为2μm~4μm。

8.根据权利要求1所述的具有部分碳化硅材料/硅材料异质结的U-MOSFET,其特征在于:所述凹槽侧面到N型碳化硅外延层(8)侧面的距离Wn为0.5μm~2μm。

9.根据权利要求1所述的具有部分碳化硅材料/硅材料异质结的U-MOSFET,其特征在于:所述栅极(3)为多晶硅栅极,所述源极(5)为金属化源极,漏极(11)为金属化漏极。

10.一种制作权利要求1所述的具有部分碳化硅材料/硅材料异质结的U-MOSFET的方法,包括以下步骤:

1)在碳化硅的N+型衬底(10)的上表面外延形成N型碳化硅外延层(8);

2)在N+型衬底(10)下表面形成金属化漏极(11);

3)采用部分刻蚀技术对N型碳化硅外延层(8)进行部分刻蚀,左右两边刻蚀延伸到N+型衬底(10)上表面;

4)在N+型衬底(10)和N型碳化硅外延层(8)上表面异质外延生长或利用键合技术形成N型硅外延层(9);

5)在N型硅外延层(9)上部的左、右两端区域采用离子注入技术形成P型基区(7)以及N+型源区(2)和P+沟道衬底接触(1),并在两处N+型源区(2)之间的区域刻蚀形成凹槽,凹槽延伸到N型碳化硅外延层(8)中,满足凹槽深度大于P型基区(7)与N型硅外延层(9)之间PN结的深度,凹槽底部深入N型碳化硅外延层(8)内部,凹槽的宽度小于N型碳化硅外延层(8)的宽度,在凹槽内壁淀积栅氧化层(6);

6)采用局部氧化技术在凹槽内壁淀积形成栅氧化层(6),并淀积多晶硅,然后刻蚀多晶硅以及栅氧化层,形成多晶硅栅极(3);

7)在器件表面淀积钝化层(4),并在对应于源极的位置刻蚀接触孔;

8)在接触孔内淀积金属并刻蚀形成源极,形成覆盖整个P型基区(7)以及钝化层(4)上表面的源极一体结构。

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