[发明专利]一种加速芯片级电路时序分析方法

权利要求书

1.一种加速芯片级电路时序分析方法，其特征在于，步骤如下：

步骤S1：通过对需要分析时序芯片级电路进行路径划分；

步骤S2：确定路径之间的覆盖关系；

步骤S3：根据路径之间的覆盖关系构建多叉树；

步骤S4：基于所构建多叉树的层次关系检查路径时序；

在步骤S4中，若两条路径中有连接关系相同的逻辑门，则将该连接关系相同的逻辑门组合为一个宏逻辑门，该宏逻辑门的在第一条路径中的时序分析数据复用于第二条路径中，与第二条路径中其他逻辑门的延时数据共同计算得到第二条路径的时序分析数据。

2.根据权利要求1所述的一种加速芯片级电路时序分析方法，其特征在于，在步骤S4中，在多叉树父节点上的路径满足时序要求的情况下省略其子节点及其以下节点上的路径的时序检查。

3.根据权利要求1所述的一种加速芯片级电路时序分析方法，其特征在于，在步骤S4中，在多叉树父节点上的路径不满足时序要求的情况下，对其子节点及其以下节点上的路径进行时序检查。

4.根据权利要求1所述的一种加速芯片级电路时序分析方法，其特征在于，在步骤S1与步骤S2之间，检查路径是否同构，当两条路径同构时，第一条路径的时序分析结果复用于第二条路径，而无需对第二条路径进行比较耗时的实际时序分析。

5.根据权利要求1所述的一种加速芯片级电路时序分析方法，其特征在于，在步骤S1与步骤S2之间，检查路径是否准同构，当两条路径准同构时，第一条路径的时序分析结果复用于第二条路径，仅需根据第一条路径和第二条路径的差异，对复用所得第二条路径的时序分析数据进行校正以获得第二条路径的精确时序分析数据。

6.根据权利要求1所述的一种加速芯片级电路时序分析方法，其特征在于，在步骤S4中，若一条路径的最坏时序分析满足时序要求，则不需要对该路径进行精确的时序分析。

7.根据权利要求1所述的一种加速芯片级电路时序分析方法，其特征在于，遍历多叉树时，从其根节点开始，按广度优先策略检查多叉树节点上的路径时序。

8.根据权利要求1所述的一种加速芯片级电路时序分析方法，其特征在于，在步骤S4中，在对一个路径进行时序检查时，首先采用基于块(block-based)的时序分析方法对路径进行时序检查，若该路径满足时序要求，则结束该路径的时序检查，否则继续采用基于路径(path-based)的时序分析方法对路径进行时序检查，若该路径满足时序要求，则结束该路径的时序检查，否则继续采用统计时序分析方法或MC电路仿真方法对路径进行时序检查。