[发明专利]一种加速芯片级电路时序分析方法

说明书

本发明提供了一种加速芯片级电路时序分析方法，通过划分芯片级电路得到路径，检查路径之间的同构或准同构关系，检查路径之间的覆盖关系，根据路径之间的覆盖关系构建多叉树，基于多叉树的层次关系检查路径时序，在多叉数父节点上路径满足时序要求的情况下省略其子节点及其以下节点上路径的时序检查，从而加速芯片级电路时序检查。

技术领域

本发明属于集成电路设计自动化领域，尤其涉及加速芯片级电路时序分析方法领域。

背景技术

时序检查是片上系统(SoC)设计流程中的重要环节，而时序检查中最耗时的计算是时序分析。随着集成电路制造工艺的不断进步和集成电路工作电压的不断降低，时序分析趋于复杂，单条路径的精确时序分析时间开销明显增加。SoC的电路规模成倍增加，路径数量随之增加。芯片级的高精度时序分析时间开销指数式地增加，这严重制约了先进工艺SoC的设计周期，加速芯片级时序检查成为必须。除了通过提高单条路径的精确时序分析速度加速芯片级时序分析之外，更需要从其他角度提高加速芯片级时序检查。

发明内容

(一)要解决的技术问题

本发明提供了一种加速芯片级电路时序分析方法，以应对芯片级电路时序检查速度慢、耗时长，而制约集成电路设计周期缩短的问题。

(二)技术方案

本发明提供了一种加速芯片级电路时序分析方法，步骤如下：

步骤S1：通过对需要分析时序芯片级电路进行路径划分；

步骤S2：确定路径之间的覆盖关系；

步骤S3：根据路径之间的覆盖关系构建多叉树；

步骤S4：基于所构建多叉树的层次关系检查路径时序。

在步骤S4中，若多叉树父节点上的路径满足时序要求，则省略其子节点及其以下节点上的路径的时序检查，从而加速芯片级电路时序检查。

在步骤S4中，本发明通过以下判断以实现加速芯片级时序分析：

(1)若已知路径A符合时序要求，路径B的延时小于路径A的延时，则路径B符合时序要求。为此优先对路径A进行时序分析，根据路径A的时序分析结果确定是否对路径B进行时序分析，从而尽可能的省略对路径B进行比较耗时的实际时序分析，即仅在路径A不符合时序要求的情况下才对路径B进行时序分析。

(2)若路径A的最坏时序分析满足时序要求，则不需要对路径A进行精确的时序分析。

(3)若路径A和路径B中有连接关系相同的逻辑门，则可将该部分逻辑门组合为一个宏逻辑门，该宏逻辑门的在路径A中的时序分析数据可复用与路径B中，与路径B中其他逻辑门的延时数据共同计算得到路径B的时序分析数据。

(4)遍历多叉树时，从其根节点开始，按广度优先策略检查多叉树节点上的路径时序；在对一个路径进行时序检查时，首先采用基于块(block-based)的时序分析方法对路径进行时序检查，若该路径满足时序要求，则结束该路径的时序检查，否则继续采用基于路径(path-based)的时序分析方法对路径进行时序检查，若该路径满足时序要求，则结束该路径的时序检查，否则继续采用统计时序分析方法或MC电路仿真方法对路径进行时序检查，并输出时序检查结果。在加快时序检查速度的前提下，确保时序检查的精度。

其中，在步骤S1与步骤S2之间，可检查路径是否同构：

若路径A和路径B同构，则路径A的时序分析结果可复用与路径B，而无需对路径B进行比较耗时的实际时序分析；

若路径A和路径B准同构，则路径A的时序分析结果可复用于路径B，仅需根据路径A和路径B的微小差异，对复用所得路径B时序分析数据进行校正以获得路径B的精确时序分析数据。

(三)有益效果