[发明专利]一种记录数字逻辑设计工程工作状态的方法及系统

说明书

本发明公开一种记录数字逻辑设计工程工作状态的方法及系统，涉及数字逻辑设计技术领域；利用记录电路在数字逻辑设计文件中使用特定标记标记设计工程中需要记录的信号，利用记录模块读取数字逻辑设计文件，检索设计工程，找到特定标记，根据被标记的信号的属性改写数字逻辑设计文件及设计工程顶层文件，实例化记录模块并完成记录模块输入及输出端口信号的声明和连接，设计工程开始数字逻辑设计工作后，利用记录模块自动记录被标记的信号状态，并通过FPGA将被标记的信号状态发送给上位机，供后续调试。

技术领域

本发明公开一种记录数字逻辑设计工程工作状态的方法及系统，涉及数字逻辑设计技术领域。

背景技术

当前硅工艺不断发展，数字逻辑设计的规模越来越大，进行设计的功能验证越来越困难，设计的完备性很难保证。在对设计进行ASIC流片前，进行FPGA板上功能仿真是一种可以极大降低流片失败风险的有效措施。当前FPGA调试主要使用厂家提供的在线调试工具，工具的信号记录功能需要FPGA片上资源作为存储，存储的信号长度有限，用户往往难以寻找合适的触发点进行信号的捕捉，无法在较长时间跨度上观察信号之间的变化情况，给FPGA调试工作带来了较大困难。

本发明提供一种记录数字逻辑设计工程工作状态的方法及系统，可以利用被标记信号的变化情况缓存并组UDP数据包发送给PC机，保存信号变化数据持续时间长，可以使用多种波形展示软件重复展示，极大的提高了数字逻辑设计的FPGA硬件调试工作效率。

一个数字逻辑设计工程是由很多数字逻辑设计文件组成，数字逻辑设计文件一般使用硬件描述语言如verilog、vhdl等编写，每个数字逻辑设计文件中有一个或多个module，即模块，各数字逻辑设计文件中的模块按照一定的包含关系建立成一个工程，可称为设计工程。

发明内容

本发明针对现有技术的问题，提供一种记录数字逻辑设计工程工作状态的方法及系统，工作流程清晰，实现高度自动化，使用方便，可以极大的提高数字逻辑设计板上调试效率。

本发明提出的具体方案是：

一种记录数字逻辑设计工程工作状态的系统，包括记录电路，并在记录电路中组建记录模块，记录电路在数字逻辑设计文件中使用特定标记标记设计工程中需要记录的信号，

记录模块读取数字逻辑设计文件，检索设计工程，找到特定标记，根据被标记的信号的属性改写数字逻辑设计文件及设计工程顶层文件，实例化记录模块并完成记录模块输入及输出端口信号的声明和连接，

设计工程开始数字逻辑设计工作后，记录模块自动记录被标记的信号状态，并通过FPGA将被标记的信号状态发送给上位机，供后续调试。

所述的系统中记录电路使用的特定标记包含标志字符、信号在设计工程中的实例化路径及时钟域。

所述的系统中设计工程中需要记录的信号在设计工程中多个模块间传输时，在所述的信号出现的逻辑层级最顶层的数字逻辑设计文件中使用特定标记标记所述的信号。

所述的系统中记录模块改写数字逻辑设计文件时，被标记的信号不是设计工程的模块的输出端口信号，则注释所述信号的原声明并在所述设计工程的模块端口中添加所述信号的改写后声明。

所述的系统中被标记的信号所在的数字逻辑设计文件的实例化不是设计工程的顶层模块，则根据被标记的信号所在的模块的实例化路径信息依次改写所述模块的上层模块的数字逻辑设计文件直到将被标记的信号输出到顶层模块的数字逻辑设计文件中并与记录模块的输入端口完成连接。

所述的系统中被标记的信号对应的时钟域在顶层模块中检索不到，则按照被标记的信号所在的模块的实例化路径信息依次改写所述模块的上层模块的数字逻辑设计文件直到被标记的信号的时钟域的信号引入顶层模块并与记录模块输入端口完成连接。