[发明专利]PIP电容的制作方法

说明书

本发明提供了一种PIP电容的制作方法，包括：提供一衬底，衬底分为存储区和逻辑区，在衬底上依次形成耦合氧化物层、浮栅层、第一介质层、控制栅层和浮栅氮化硅；使用浮栅氮化硅的刻蚀版图刻蚀浮栅氮化硅；形成覆盖刻蚀后的浮栅氮化硅外侧的浮栅侧壁，以及形成覆盖浮栅侧壁的浮栅位移侧墙和隧穿氧化层；形成字线；形成保护氮化硅和保护氧化硅覆盖字线；去除逻辑区的保护氮化硅和保护氧化硅，部分刻蚀浮栅氮化硅；在所述逻辑区形成逻辑栅氧化硅覆盖刻蚀后的浮栅氮化硅和字线；形成逻辑栅多晶硅覆盖逻辑栅氧化硅。本发明通过加入浮栅氮化硅的刻蚀版图刻蚀浮栅氮化硅，可以获得平整的多晶硅表面。

技术领域

本发明涉及半导体技术领域，尤其是涉及一种PIP电容的制作方法。

背景技术

PIP(poly-insulator-poly，多晶硅-绝缘层-多晶硅)电容器是一种广泛用于防止模拟电路发射噪音和频率调制的器件。PIP电容常用于具有多层多晶硅的嵌入式闪存工艺，因其单位面积电容较大，可以有效降低芯片面积。在嵌入式闪存工艺中，常使用字线多晶硅(word line poly-silicon)与逻辑栅极多晶硅(gate poly-silicon)以及高压栅氧化层(High voltage gate-oxide)来形成PIP结构。目前在90nm NORD flash工艺平台中，因为字线多晶硅(Word line Poly-Silicon)使用化学机械研磨工艺(CMP)来去除字线以外区域的多晶硅。因为CMP工艺在大块研磨去除区域(比如poly-silicon)会形成较大的凹陷(dishing)，导致无法获得平整的多晶硅平面。

发明内容

本发明的目的在于提供一种PIP电容的制作方法，可以获得平整的多晶硅表面。

为了达到上述目的，本发明提供了一种PIP电容的制作方法，包括：

提供一衬底，所述衬底分为存储区和逻辑区，在所述衬底上依次形成耦合氧化物层、浮栅层、第一介质层、控制栅层和浮栅氮化硅；

使用浮栅氮化硅的刻蚀版图刻蚀所述浮栅氮化硅；

形成覆盖刻蚀后的所述浮栅氮化硅外侧的浮栅侧壁，以及形成覆盖所述浮栅侧壁的浮栅位移侧墙和隧穿氧化层；

形成字线；

形成保护氮化硅和保护氧化硅覆盖所述字线；

去除所述逻辑区的所述保护氮化硅和所述保护氧化硅，部分刻蚀所述浮栅氮化硅；

在所述逻辑区形成逻辑栅氧化硅覆盖刻蚀后的浮栅氮化硅和所述字线；

形成逻辑栅多晶硅覆盖所述逻辑栅氧化硅。

可选的，在所述的PIP电容的制作方法中，所述浮栅层和所述控制栅层为多晶硅。

可选的，在所述的PIP电容的制作方法中，所述浮栅氮化硅的刻蚀版图包括条状的浮栅氮化硅的刻蚀版图和点状的浮栅氮化硅的刻蚀版图。

可选的，在所述的PIP电容的制作方法中，所述条状的浮栅氮化硅的刻蚀版图的边框内具有多个阵列的条状图形，每个条状图形的宽度介于0.2um～0.4um。

可选的，在所述的PIP电容的制作方法中，相邻条状图形的间隙介于5um～10um。

可选的，在所述的PIP电容的制作方法中，靠近所述边框的条状图形与所述边框的距离介于0.3um～0.5um。

可选的，在所述的PIP电容的制作方法中，所述点状的浮栅氮化硅的刻蚀版图的边框内具有多个阵列的点状图形，每个所述点状图形为正方形。

可选的，在所述的PIP电容的制作方法中，所述点状图形的尺寸介于0.2um～0.4um。