[发明专利]电子封装件及其组合式基板与制法

说明书

本发明涉及一种电子封装件及其组合式基板与制法，通过将线路部堆叠于多个线路构件上，从而通过现有封装制程将该线路构件相互间隔设置，以增加布线区，故对于大尺寸板面的封装基板的需求，不仅具有量产性且制程成本低。

技术领域

本发明有关一种半导体封装结构与制法，尤指一种电子封装件所用的组合式基板及其制法。

背景技术

随着科技的演进，电子产品需求趋势朝向异质整合迈进，于是多芯片封装结构(多芯片模块MCM/多芯片封装MCP)的发展兴起，其主要将多颗芯片整合封装成单一颗芯片的特性，使其具有较多的I/O数，且可以大幅增加处理器的运算能力，减少信号传递的延迟时间，以应用于高密度线路/高传输速度/高叠层数/大尺寸设计的高阶产品。

如图1所示，于现有多芯片封装结构1的制程中，先将多个半导体芯片11经由多个焊锡凸块13结合至一封装基板10上，再形成底胶12于各该半导体芯片11与该封装基板10之间，以包覆所述焊锡凸块13。之后，于该封装基板10下侧植设多个焊球14以接置于电子产品的电路板8上。

然而，现有多芯片封装结构1中，对于大尺寸板面的封装基板10的需求，如板体布设面积尺寸为100·100㎜²，尚不具量产性，且单一封装基板10的制作成本极高，因而不具市场竞争力。

因此，如何克服上述现有技术的种种问题，实已成为目前业界亟待克服的难题。

发明内容

鉴于上述现有技术的种种缺陷，本发明提供一种电子封装件及其组合式基板与制法，具有量产性且制程成本低的优点。

本发明的组合式基板，包括：多个线路构件，其为相互间隔设置；以及至少一线路部，其堆叠于该多个线路构件上且电性连接该多个线路构件，其中，该线路部的最大宽度小于或等于该多个线路构件的相互距离最远的两者之间的最大宽度。

前述的组合式基板中，该多个线路构件于其相对两侧均堆叠有该线路部。

前述的组合式基板中，该线路构件经由多个导电体堆叠及电性连接至该线路部。

前述的组合式基板中，还包括包覆该多个线路构件与该线路部的包覆层。进一步，可包括埋设于该包覆层中且环绕该多个线路构件的功能件。例如，该功能件外露于该包覆层。

前述的组合式基板中，该多个线路构件为线路板。

前述的组合式基板经由多个导电体堆叠及电性连接至电子元件或结合导电元件。

本发明亦提供一种组合式基板的制法，包括：于一承载板上将多个线路构件与至少一线路部相互堆叠，且该多个线路构件为相互间隔设置，而该线路部电性连接该多个线路构件，其中，该线路部的最大宽度小于或等于该多个线路构件的相互距离最远的两者之间的最大宽度；以及移除该承载板。

前述的制法中，该多个线路构件于其相对两侧均堆叠有该线路部前述的制法中，该线路构件经由多个导电体堆叠及电性连接至该线路部。

前述的制法中，还包括形成包覆层于该承载板上以包覆该多个线路构件与该线路部。例如，该线路构件或该线路部外露出该包覆层。或者，该组合式基板的相对两侧皆外露出该包覆层，以经由多个导电体堆叠及电性连接至电子元件或结合导电元件。亦或，可包括于形成该包覆层之前，设置功能件于该承载板上，且该功能件环绕该多个线路构件。例如，该功能件外露于该包覆层。

前述的制法中，该多个线路构件与该线路部的设置顺序包括：先置放该多个线路构件于该承载板上；以及再将该线路部堆叠于该多个线路构件上。

前述的制法中，该多个线路构件与该线路部的设置顺序包括：先置放该线路部于该承载板上；以及再将该多个线路构件以其中一侧堆叠于该线路部上。进一步，可将另一线路部堆叠于该多个线路构件的另一侧上。