[发明专利]一种CIC结构数字抽取滤波器的实现方法

权利要求书

1.一种CIC结构数字抽取滤波器的实现方法，其特征在于，利用各加法器进行数据运算的频率远低于工作时钟频率f_clk的特点进行分时复用，通过多路选择控制模块控制多路选择器在1个P位加法器与1个P位全加器以及P个1位半加器上实现多级CIC级联结构中的加法操作，从而减小硬件开销或充分利用硬件资源；

所述多路选择器将数据流输入积分器模组中的P位全加器，所述积分器模组的输出数据将送至降采样模块输入端，由降采样模块完成降采样后以频率fs/R送至后一级模块，并采用累加计数的方式实现降频采样功能，计数目标S_goal＝NR-1，降采样模块以CLK作为时钟信号，以P位积分器模组的输出数据做为输入，向后一级梳状滤波器模组输出两组信号：一组为P位降采样数据信号，另一组为1位使能信号，在每个CLK的上升沿降采样模块中的计数器判断是否达到计数目标，若达到计数目标则更新采样结果并向后一级输出并置位输出使能信号并将计数器清零，若未达到计数目标则将计数器加1并将使能信号清零。

2.根据权利要求1所述的CIC结构数字抽取滤波器的实现方法，其特征在于，所述P位加法器的最低位加法结构采用1位半加器电路实现。

3.根据权利要求1所述的CIC结构数字抽取滤波器的实现方法，其特征在于，所述工作时钟频率f_clk＝Nfs，其中fs为数据流速度即过采样频率，N为CIC结构的级联级数。

4.根据权利要求1所述的CIC结构数字抽取滤波器的实现方法，其特征在于，所述P由下式确定：P＝N log₂(RM)+B_in-1；其中R为降采样因子，M为抽取因子，Bin为输入数据位宽，N为CIC结构的级联级数。

5.根据权利要求4所述的CIC结构数字抽取滤波器的实现方法，其特征在于，根据级联级数N，确定P位N选1多路选择器控制信号位宽B_MUX，根据多路选择器原理可知，为使输入信号变化组合数目不小于N，可得因此采用如下公式确定B_MUX：所述B_MUX也是多路选择控制模块的输出信号位宽。

6.根据权利要求1所述的CIC结构数字抽取滤波器的实现方法，其特征在于，通过引入数据分配器来保证各级延时寄存器只在执行本级加法且加法结果有效后再更新以确保数据的正确性，同时也减少时钟信号的有效扇出，所述数据分配器以时钟反向信号与所述多路选择控制模块的输出信号作为输入，产生N条输出信号分别驱动N级延时寄存器完成数据更新，在每个时钟周期内，所述数据分配器只有一条输出信号有效，其余信号输出低电平。

7.根据权利要求1所述的CIC结构数字抽取滤波器的实现方法，其特征在于，所述梳状滤波器模组完成单个数据计算时接收到的时钟数目变为NR，为屏蔽进入所述梳状滤波器模组多余的时钟以保证数据正确性和降低功耗，在所述梳状滤波器模组中引入时钟门控模块，和多路选择及时钟门控控制模块，所述多路选择及时钟门控控制模块用于产生N选1多路选择器的控制信号及时钟门控模块的控制信号，所述多路选择及时钟门控控制模块以CLK作为时钟信号，以来自降采样模块的使能信号作为输入，输出B_MUX位多路选择器控制信号以及1位时钟门控控制信号。

8.根据权利要求6所述的CIC结构数字抽取滤波器的实现方法，其特征在于，所述数据分配器为1位数据分配器，所述多路选择器包括N选1多路选择器。

9.根据权利要求8所述的CIC结构数字抽取滤波器的实现方法，其特征在于，所述1位数据分配器和所述N选1多路选择器均复用所述积分器模组中的相关组件。