[发明专利]一种CIC结构数字抽取滤波器的实现方法

说明书

一种CIC结构数字抽取滤波器的实现方法，利用各加法器进行数据运算的频率远低于工作时钟频率的特点进行分时复用，以多路选择模块配以1个P位加法器与1个P位全加器以及P个1位半加器的方法实现多级CIC级联结构中的加法操作，从而减小硬件开销或充分利用硬件资源。

技术领域

本发明涉及CIC(Cascaded-Integrator-Comb，级联积分梳状)结构数字抽取滤波技术，特别是一种CIC结构数字抽取滤波器的实现方法，利用各加法器进行数据运算的频率远低于工作时钟频率的特点进行分时复用，以多路选择模块配以1个P位加法器与1个P位全加器以及P个1位半加器的方法实现P位多级CIC级联结构中的加法操作，从而减小硬件开销或充分利用硬件资源。

背景技术

一般说来，delta-sigma ADC主要包括模拟调制器与数字抽取滤波器两部分结构，如图1所示。模拟调制器对模拟信号进行过采样和转换处理，形成比特流。然后，数字滤波器通过抽取滤波运算将串行数据流转换为数字值。

数字抽取滤波器目前均采用多级CIC级联结构外加抽取操作的方式实现。CIC结构具有低通滤波器特性，同时具有如下优势：滤波器系数均为1，设计时无需存储系数，也使得滤波运算只需要加法器与累加器而无需乘法器。每级CIC结构包括积分器模块及梳状滤波模块两部分，如图2所示。以P位CIC结构为例，积分器模块与梳状滤波器模块各包含一个P位加法器。因此，常规的N级P位的CIC抽取滤波器需要2N个P位加法器与N*P个1位半加器，完成加法操作的硬件开销占据整个CIC滤波器开销的比例很大。根据CIC结构的级联的特点，每级CIC中的加法器的操作位数与结构完全一致。并且每级加法器的输入只与其前面1级的加法器相关，与其他级包含的加法器无关。

常规的数字抽取滤波器目前均采用多级CIC级联结构外加抽取操作的方式实现。根据文献《基于FPGA的数字信号处理》，可以将CIC滤波器中的所有积分器构成一组形成积分器模组，将所有梳状滤波器构成一组形成梳状滤波器模组，并将抽取操作置于积分器模组与梳状滤波器模组之间，形成如图3所示硬件实现结构。

这里将积分器模组中第1级加法器记为加法器L1，第1级延时寄存器记为延时寄存器LD1，第2级加法器记为加法器L2，第2级延时寄存器记为延时寄存器LD2，依此类推；梳状滤波器模组第1级加法器记为加法器C1，第1级延时寄存器记为延时寄存器CD1，第2级加法器记为加法器C2，第2级延时寄存器记为延时寄存器CD2，依此类推。将该CIC结构数字抽取滤波器工作流程如下：

数据流以过采样频率fs流入加法器L1的输入端a，加法器L1将其与输入端b得到的延时寄存器LD1的输出端q的数据相加后送入加法器L2的输入端a同时更新延时寄存器LD1中的数据，加法器L2将其与输入端b得到的延时寄存器LD2的输出端q的数据相加后送入后一级加法器同时更新延时寄存器LD2中的数据，直至加法器LN完成加法后将结果送入降采样模块并更新延时寄存器LDN中的数据。降采样模块以fs/R的频率将积分器模组送入的数据送至梳状滤波器模组的加法器C1的输入端a与延时寄存器CD1的输入端d。延时寄存器CD1的输出端q的数据被取负后被送至加法器C1的输入端b。加法器C1完成加法操作后，将所得数据同时送至梳状滤波器模组的加法器C2的输入端a与延时寄存器CD2的输入端d。依次向后进行加法运算，加法器CN完成加法后将结果送至输出寄存器，至此CIC结构数字抽取滤波器完成一次滤波操作。

根据图3所示的常规的CIC结构，可以发现每级CIC中的加法器的操作位数与结构完全一致，并且每级加法器的输入只与其前面1级的加法器的输出相关，与其他级包含的加法器输出无关。多级级联加法器是最直观的实现逐级加法的方式，但相应硬件开销较大，硬件资源未能得到充分利用。

发明内容

本发明针对现有技术中存在的缺陷或不足，提供一种CIC结构数字抽取滤波器的实现方法，利用各加法器进行数据运算的频率远低于工作时钟频率的特点进行分时复用，以多路选择模块配以1个P位加法器与1个P位全加器以及P个1位半加器的方法实现P位多级CIC级联结构中的加法操作，从而减小硬件开销或充分利用硬件资源。