[发明专利]包括互补金属氧化物半导体晶体管的集成电路器件

说明书

提供了包括互补金属氧化物半导体晶体管的集成电路器件。所述集成电路器件包括：基底，包括第一导电型区域和第二导电型区域；第一有源区，布置在第二导电型区域中；第二有源区，布置在第一导电型区域中并且与第一有源区分隔开，并且隔离区位于第二有源区与第一有源区之间；隔离膜，形成在隔离区中；以及第一场切割区，在与第一有源区上的第一导电型晶体管和第二有源区上的第二导电型晶体管中的每个的沟道长度方向平行的第一方向上沿隔离区延伸。

本申请要求于2018年11月27日在韩国知识产权局提交的第10-2018-0148767号韩国专利申请的权益，该韩国专利申请的公开内容通过引用全部包含于此。

技术领域

发明构思涉及集成电路器件，更具体地，涉及包括互补金属氧化物半导体(CMOS)晶体管的集成电路器件。

背景技术

随着电子工业的发展，集成电路器件已经变得更加紧凑并且具有提高的集成密度和性能，并且对集成电路器件的操作速度要求会提高。可以通过抑制寄生电容的增大和/或提高构成集成电路器件的电路中的晶体管的性能来改善用于提高操作速度的电路设计和布置。

发明内容

发明构思提供了一种用于通过提高晶体管的性能来提高操作速度的集成电路器件。

根据发明构思的一个方面，提供了一种集成电路器件，所述集成电路器件包括：基底，包括第一导电型区域和第二导电型区域；至少一个第一有源区，布置在第二导电型区域中；至少一个第二有源区，布置在第一导电型区域中，所述至少一个第二有源区与所述至少一个第一有源区分隔开，并且隔离区位于所述至少一个第二有源区与所述至少一个第一有源区之间；隔离膜，形成在隔离区中，至少一个第一导电型晶体管形成在所述至少一个第一有源区上，至少一个第二导电型晶体管形成在所述至少一个第二有源区上；以及第一场切割区，沿与所述至少一个第一导电型晶体管和所述至少一个第二导电型晶体管中的每个的沟道长度方向平行的第一方向在隔离区中纵向延伸。

根据发明构思的另一方面，提供了一种集成电路器件，所述集成电路器件包括：基底，包括n型区域和p型区域；第一有源区，布置在n型区域中；第二有源区，布置在p型区域中，第二有源区在第一方向上与第一有源区分隔开，并且隔离区位于第二有源区与第一有源区之间；隔离膜，形成在隔离区中；以及场切割区，布置在隔离区中的n型区域中，并且在与第一方向垂直的第二方向上纵向延伸。

根据发明构思的又一方面，提供了一种集成电路器件，所述集成电路器件包括：基底，包括n型区域和p型区域；多个第一有源区，布置在n型区域中；多个第二有源区，布置在p型区域中，所述多个第二有源区在第一方向上与所述多个第一有源区分隔开，并且隔离区位于所述多个第二有源区与所述多个第一有源区之间；隔离膜，形成在隔离区中；以及场切割区，包括基底的一部分并且在隔离区中在与第一方向垂直的第二方向上横跨隔离膜纵向延伸。

附图说明

通过下面结合附图的详细描述，将更清楚地理解发明构思的实施例，在附图中：

图1A是根据发明构思的实施例的集成电路器件的一些元件的布局的平面图；

图1B示出了分别沿图1A中的线X1-X1'和线X2-X2'截取的剖视图；

图1C是沿图1A中的线Y-Y'截取的剖视图；

图2是图1A中的反相器的电路图；

图3A是根据发明构思的一些实施例的集成电路器件的一些元件布局的的平面图；

图3B是沿图3A中的线Y-Y'截取的剖视图；

图4是根据发明构思的一些实施例的集成电路器件的一些元件的布局的平面图；

图5是包括图4中的反相器的集成电路器件的示例电路图；