[发明专利]存储器的控制方法、装置、存储介质

说明书

本发明实施例提供了一种存储器的控制方法、装置及存储介质。其中，所述方法包括：对所述存储器进行编程操作；其中，至少在编程操作的全导通阶段，在所述存储器的未选定的顶部选择栅(TSG)上施加第一电压，以使得所述未选定的TSG处于关闭状态；所述第一电压为负电压。本发明实施例通过在编程操作的特定时段对所述存储器的未选定的TSG上施加负电压，以保证未选定的TSG的电压在编程操作的沟道升压时段内低于TSG的阈值电压，从而使未选定的TSG处于完全关闭状态，避免了未选定的TSG因沟道升压的耦合作用而被误选定。如此，降低了存储器中的编程干扰。

技术领域

本发明涉及半导体技术领域，尤其涉及一种存储器的控制方法、装置及存储介质。

背景技术

近年来，闪存存储器(英文表达为Flash Memory)存储器的发展尤为迅速。闪存存储器(在以下的描述中简称为存储器)的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高存储器的位密度(英文可以表达为BitDensity)，同时减少存储器的位成本(英文可以表达为Bit Cost)，提出了三维(3D，3Dimensions)存储器技术。目前，3D存储器技术得到了迅速发展。

在3D存储器中，存储单元(英文可以表达为cell)按照串和行进行三维排列。相关技术中，在对某一选定的存储单元进行编程操作时，经常会对该选定存储单元相邻的其他单元产生编程干扰。如何在编程操作过程中降低编程干扰是目前亟待解决的问题。

发明内容

为解决现有存在的技术问题，本发明实施例提出一种存储器的控制方法、装置及存储介质，能够降低存储器的编程干扰。

本发明实施例提供了一种存储器的控制方法，包括：

对所述存储器进行编程操作；其中，至少在所述编程操作的全导通阶段，在所述存储器的未选定的顶部选择栅(TSG，Top Select Gate)上施加第一电压，以使得所述未选定的TSG处于关闭状态；所述第一电压为负电压。

上述方案中，所述至少在所述编程操作的全导通阶段，在所述存储器的未选定的TSG上施加第一电压，包括：

在所述存储器的未选定字线(WL，Word Line)上开始施加第二电压之前，开始在所述存储器的未选定的TSG上施加所述第一电压；并在所述存储器的未选定WL上施加的所述第二电压满足第一预设条件之后，停止在所述存储器的未选定的TSG上施加所述第一电压；所述第二电压为在所述编程操作的全导通阶段导通所述未选定WL的电压。

上述方案中，所述在所述存储器的未选定WL上施加的所述第二电压满足第一预设条件之后，停止在所述存储器的未选定的TSG上施加所述第一电压，包括：

在所述存储器的未选定WL上施加的所述第二电压满足第一预设条件之后，且在所述存储器的选定WL上施加的第三电压满足第二预设条件之前，停止在所述存储器的未选定的TSG上施加所述第一电压；所述第三电压为在所述编程操作的编程阶段编程所述选定WL的电压。

上述方案中，所述方法还包括：

在所述编程操作的预充电阶段，在所述存储器的选定的TSG上施加第四电压，在所述存储器的未选定的TSG上施加第五电压，在所述存储器的选定的底部选择栅(BSG，BottomSelect Gate)上施加第六电压；其中，施加所述第四电压的持续时长比施加所述第五电压的持续时长长。

上述方案中，所述第四电压的与所述第五电压的电位相同。

上述方案中，所述第六电压为接地电压。

上述方案中，所述存储器为三维NAND型存储器。

本发明实施例还提供一种存储器的控制装置，包括：