[发明专利]一种三维存储器件及其制作方法

说明书

本发明提供一种三维存储器件及其制作方法，该器件包括第一、第二电压走线及多条虚设走线，其中，第一电压走线作为高压走线，第二电压走线作为低压走线，第一、第二电压走线位于同一直线上，多条虚设走线分布于第一、第二电压走线的两侧，且任意一条与第一、第二电压走线相邻的、虚设走线仅与第一、第二电压走线其中之一在第二方向上有相对部分，或与第一、第二电压走线在第二方向上均没有相对部分。本发明通过改进走线的布局，使得紧邻高压、低压走线的虚设走线不同时面对高压、低压走线，从而可以在不增加走线间距的情况下有效提高高压/低压走线与虚设走线之间的线对线击穿电压，不仅可以有效控制芯片面积，且不会影响原本的高压、低压走线。

技术领域

本发明属于半导体集成电路领域，涉及一种三维存储器件及其制作方法。

背景技术

在三维逻辑与非闪存(3D NAND)技术中，互补金属氧化物半导体页面缓冲电路(CMOS Page Buffer circuit)中高压金属氧化物半导体(HV MOS)上层的金属走线，除了高压金属线(HV Metal Line)HV和低压金属线(LV Metal Line)，其他都是很长的浮置虚设走线(Floating Dummy)，而这些浮置虚设走线受高压金属线的耦合效应(coupling effect)影响，易造成高压/虚设走线(HV/Dummy)两根金属线之间，或者是虚设走线/低压(Dummy/LV)两根金属线之间的线对线击穿电压(Vbd)降低，从而带来时间依赖性电介质击穿(TDDB)的问题。

当前的解决方案主要是增大走线之间的间距，但随着3D NAND技术层数越来越多，器件后段走线数量大幅度增加，增大间距已不再可能。

因此，如何设计一种新的三维存储器件及其制作方法，以改善上述问题，成为本领域技术人员亟待解决的一个重要技术问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器件及其制作方法，用于解决现有技术中浮置虚设走线因受高压金属线的耦合效应影响导致线对线击穿电压(Vbd)降低，从而带来时间依赖性电介质击穿(TDDB)的问题。

为实现上述目的及其他相关目的，本发明提供一种三维存储器件，包括：

第一电压走线，所述第一电压走线沿第一方向延伸；

第二电压走线，与所述第一电压走线位于同一直线上，且所述第二电压走线的电压低于所述第一电压走线的电压；

多条虚设走线，分布于所述第一电压走线与所述第二电压走线的两侧，其中，任意一条与所述第一电压走线及所述第二电压走线相邻的所述虚设走线仅与所述第一电压走线及所述第二电压走线其中之一在第二方向上有相对部分，或与所述第一电压走线及所述第二电压走线在第二方向上均没有相对部分，所述第二方向与所述第一方向垂直。

可选地，多条所述虚设走线包括与所述第一电压走线及所述第二电压走线相邻的第一虚设走线、第二虚设走线、第三虚设走线及第四虚设走线，所述第一虚设走线与所述第二虚设走线位于同一直线上，所述第三虚设走线与所述第四虚设走线位于同一直线上，所述第一虚设走线与所述第三虚设走线分别位于所述第一电压走线的相对两侧并与所述第一电压走线在所述第二方向上有相对部分，所述第二虚设走线与所述第四虚设走线分别位于所述第二电压走线的相对两侧并与所述第二电压走线在所述第二方向上有相对部分。

可选地，所述三维存储器件还包括至少一中心虚设走线，所述中心虚设走线与所述第一电压走线及所述第二电压走线位于同一直线上，并位于所述第一电压走线与所述第二电压走线之间。

可选地，所述第一虚设走线、所述第二虚设走线、所述第三虚设走线及所述第四虚设走线均与所述中心虚设走线在所述第二方向上有相对部分。

可选地，多条所述虚设走线还包括第五虚设走线，所述第五虚设走线与所述第三虚设走线及所述第四虚设走线位于同一直线上，且所述第五虚设走线位于所述第三虚设走线与所述第四虚设走线之间。