[发明专利]晶体管元件

说明书

本发明提供了一种晶体管元件包括一基底，该基底是第一导电型。第二导电型的埋入层形成在该基底中的表层区域。该第二导电型的该埋入层包含中心区域，多个分离区域由该中心区域向外分布，及外围区域在该多个分离区域的外围。外延层形成在该基底上。该第一导电型的高电压阱形成在该外延层中。该第一导电型的金属氧化物半导体晶体管形成在该高电压阱上。该第二导电型的该埋入层的该中心区域是在该金属氧化物半导体晶体管的漏极区域的下方。

技术领域

本发明是有关于一种半导体制造技术，且特别是有关于晶体管元件的结构。

背景技术

提高能源效率越来越被重视。在因应市场变化，具有更高性能且符合经济效益的高电压集成电路(high-voltage integrated circuit,HVIC)晶片已逐渐被采用。半导体的集成电路会包含操作在高电压的高电压晶体管。

高电压晶体管会操作于高电压，但是如果高电压晶体管的击穿电压(breakdownvoltage)不足够高时，其例如低于120v的击穿电压，则此高电压晶体管仍无法有效操作在更大的高电压电范围。高电压晶体管一般例如会以P导电型的金属氧化物半导体(metal-oxide-semiconductor,MOS)晶体管来设计。

如何增加高电压晶体管的击穿电压是设计晶体管结构所需要考虑的议题之一。

发明内容

本发明提供一种晶体管元件的结构，可以提升晶体管的击穿电压，晶体管元件可以有效操作在高电压范围，例如高于120V或是更高的电压范围。

于一实施例，本发明的一种晶体管元件，包括一基底(substrate)，该基底是第一导电型。第二导电型的埋入层设置在该基底中的表层区域。该第二导电型的该埋入层包含:中心区域；多个分离区域，由该中心区域向外分布；以及外围区域，在该多个分离区域的外围。一外延层(epitaxial layer)形成在该基底上。该第一导电型的一高电压阱(high-voltage well)设置在该外延层中。该第一导电型的一金属氧化物半导体晶体管形成在该高电压阱上。该第二导电型的该埋入层的该中心区域是在该金属氧化物半导体晶体管的漏极区域的下方。

于一实施例，在所述的晶体管元件中，该多个分离区域是分离区块或是分离环状区块。

于一实施例，在所述的晶体管元件中，该第二导电型的该埋入层的该多个分离区域的宽度，在由该中心区域向该金属氧化物半导体晶体管的源极区域的延伸方向上是相同。

于一实施例，在所述的晶体管元件中，其中该第二导电型埋入层的该多个分离区域的宽度，在由该中心区域向该金属氧化物半导体晶体管的源极区域的延伸方向上是逐渐增大。

于一实施例，在所述的晶体管元件中，该第二导电型的该埋入层的该多个分离区域是圆环状。

于一实施例，在所述的晶体管元件中，该第二导电型的该埋入层的该外围区域是在该金属氧化物半导体晶体管的源极区域的下方。

于一实施例，在所述的晶体管元件中，该第二导电型的该埋入层在该基底构成掺杂扩散区域，该掺杂扩散区域依照掺杂量对应该多个分离区域构成多个掺杂环或是多个掺杂区块，该多个掺杂环或是该多个掺杂区块的相邻两个的连接区域的掺杂量相对该相邻两个的该掺杂环或是该掺杂区块的中间区域的掺杂量为低。

于一实施例，在所述的晶体管元件中，其更包含绝缘层，在该外延层表面且在该高电压阱上方，栅极结构在该外延层及该绝缘层上以及源极区域在该外延层的表层，在该第二导电型的该埋入层的该外围区域的上方，相对该漏极区域与该源极区域是在该栅极结构的两边。

于一实施例，在所述的晶体管元件中，该多个分离区域的宽度小于或等于相邻两个该分离区域之间的间距。

于一实施例，在所述的晶体管元件中，该多个分离区域的宽度是相邻两个该分离区域之间的间距的0.4倍到1.0倍之间。