[发明专利]半导体结构及其形成方法和芯片及其形成方法在审

专利信息
申请号: 201910837856.7 申请日: 2019-09-05
公开(公告)号: CN112542445A 公开(公告)日: 2021-03-23
发明(设计)人: 余兴 申请(专利权)人: 芯盟科技有限公司
主分类号: H01L23/528 分类号: H01L23/528;H01L21/768;H01L21/18;H01L27/115
代理公司: 北京集佳知识产权代理有限公司 11227 代理人: 徐文欣
地址: 314400 浙江省嘉兴市海宁市海*** 国省代码: 浙江;33
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摘要:
搜索关键词: 半导体 结构 及其 形成 方法 芯片
【权利要求书】:

1.一种半导体结构,其特征在于,包括:

第一基底,所述第一基底包括存储区,所述存储区包括沿所述第一基底表面方向排布的若干存储单元;

与所述第一基底键合的第二基底,所述第二基底包括逻辑区,所述逻辑区与所述存储区在垂直于所述第二基底表面的方向上重叠,所述逻辑区包括沿所述第二基底表面方向排布的若干逻辑单元,每个所述逻辑单元的电路与2个以上所述存储单元的电路电互连,或每个所述存储单元的电路与2个以上所述逻辑单元的电路电互连。

2.如权利要求1所述的半导体结构,其特征在于,所述逻辑单元在所述第二基底表面具有第一投影,所述存储单元在所述第二基底表面具有第二投影,当每个逻辑单元的电路与2个以上存储单元的电路电互连时,形成电互连的2个以上所述存储单元的第二投影均在单个所述逻辑单元的第一投影的范围内。

3.如权利要求1所述的半导体结构,其特征在于,所述逻辑单元在所述第二基底表面具有第一投影,所述存储单元在所述第二基底表面具有第二投影,当每个存储单元的电路与2个以上逻辑单元的电路电互连时,形成电互连的2个以上所述逻辑单元的第一投影均在单个所述存储单元的第二投影的范围内。

4.如权利要求2或3所述的半导体结构,其特征在于,所述存储单元包括存储电路与第一金属互连层,所述存储电路与所述第一金属互连层电互连,且所述第一基底表面暴露出所述第一金属互连层表面;所述逻辑单元包括逻辑电路与第二金属互连层,所述逻辑电路与所述第二金属互连层电互连,所述第二基底表面暴露出所述第二金属互连层表面,并且所述第二金属互连层与所述第一金属互连层相互键合。

5.如权利要求4所述的半导体结构,其特征在于,所述第一金属互连层的材料包括铜、铝或钨中的一种或多种的组合。

6.如权利要求4所述的半导体结构,其特征在于,所述第二金属互连层的材料包括铜、铝或钨中的一种或多种的组合。

7.如权利要求1所述的半导体结构,其特征在于,所述逻辑单元包括乘法逻辑单元、累加逻辑单元、锁存逻辑单元、一次性编程单元和锁相环单元中的一种或多种。

8.如权利要求1所述的半导体结构,其特征在于,所述存储单元包括动态随机存取存储单元、相变存取存储单元、磁性随机存取存储单元、阻变式存取存储单元、静态随机存取存储单元、或非门闪存单元、与非门闪存单元和铁电存取存储单元中的至少一种。

9.一种如权利要求1至8中任一所述半导体结构的形成方法,其特征在于,包括:

提供第一基底,所述第一基底包括存储区,所述存储区包括沿所述第一基底表面方向排布的若干存储单元;

提供第二基底,所述第二基底包括逻辑区,所述逻辑区包括沿所述第二基底表面方向排布的若干逻辑单元;

将所述第一基底与所述第二基底键合,所述逻辑区与所述存储区在垂直于所述第二基底表面的方向上重叠,并且每个所述逻辑单元的电路与2个以上所述存储单元的电路电互连,或每个所述存储单元的电路与2个以上所述逻辑单元的电路电互连。

10.一种芯片的形成方法,其特征在于,包括:

提供如权利要求1至8中任一所述半导体结构;

切割所述半导体结构以形成若干独立的芯片,每个所述芯片包括所述存储区与所述逻辑区。

11.一种如权利要求10所述的芯片的形成方法所形成的芯片。

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