[发明专利]用于当输入时钟丢失时保持PLL输出频率的装置和方法

权利要求书

1.一种电子系统，其包括：

相位检测器电路，其被配置为提供指示要被调节的参考时钟与生成的时钟之间的相位关系的模拟调谐信号；

受控振荡器，其具有可耦合到所述相位检测器电路的输入端子并且被配置为产生所述生成的时钟，其中所述生成的时钟具有响应于施加到所述受控振荡器的控制信号输入端的所述模拟调谐信号而可调节的输出频率；

在至少两个模式之间可切换的模式控制电路系统，所述两个模式包括跟踪模式和延期保持模式，所述模式控制电路系统被配置为在所述跟踪模式下将所述模拟调谐信号耦合到所述受控振荡器的所述控制信号输入端，并且在所述延期保持模式下将模拟延期保持信号耦合到所述受控振荡器的所述控制信号输入端；以及

转换器电路系统，其被配置为当所述模式控制电路系统处于所述跟踪模式时产生所述模拟调谐信号的数字表示，并且当所述模式控制电路系统处于所述延期保持模式时向所述控制信号输入端提供所述模拟延期保持信号，其中所述模拟延期保持信号基于当所述模式控制电路系统处于所述跟踪模式时产生的数字表示中的一个；

所述转换器电路系统包括数模转换器电路系统，在所述跟踪模式下，所述数模转换器电路系统被配置为模数转换器以生成对应于所述模拟调谐信号的所述数字表示的输入数字编码，并且在延期保持模式下，所述数模转换器电路系统被配置为数模转换器以将来自之前跟踪模式的所述数字延期保持编码转换为所述模拟延期保持信号，其中所述转换器电路系统包括：

增/减计数器，其具有计数器输出端子和状态控制端子，并且被配置为在所述计数器输出端子处提供所述输入数字编码；

数模转换器即DAC，其具有耦合到所述计数器输出端子的DAC输入端子，以及DAC输出端子；

比较器，具有耦合到所述DAC输出端子的第一输入端子、耦合到所述相位检测器电路以接收所述模拟调谐信号的第二输入端子，以及耦合到所述增/减计数器的所述状态控制端子的比较器输出端子；以及

开关，其耦合在所述DAC输出端子和所述受控振荡器的所述输入端子之间，其中所述开关被配置为在所述延期保持模式下接通。

2.根据权利要求1所述的电子系统，其中在所述延期保持模式下操作的所述模式控制电路系统操作以将所述相位检测器的输出端与所述受控振荡器的所述控制信号输入端隔离。

3.根据权利要求2所述的电子系统，其中所述相位检测器电路包括相位测量电路，所述相位测量电路接收所述参考时钟和所述生成的时钟并产生至少一个数字输出信号，所述数字输出信号的脉冲宽度与所述参考时钟和所述生成的时钟之间的相位差相关。

4.根据权利要求3所述的电子系统，其中所述相位检测器进一步包括电荷泵电路，之后是低通滤波器，其中所述电荷泵电路向所述低通滤波器输送电荷，其中所述电荷由所述相位测量电路的所述数字输出信号的所述脉冲宽度确定。

5.根据权利要求4所述的电子系统，其进一步包括第一分频器电路，所述第一分频器电路的输入端接收所述生成的时钟，并且所述第一分频器电路的输出端耦合到所述相位检测器电路的输入端。

6.根据权利要求5所述的电子系统，其进一步包括第二分频器电路，所述第二分频器电路的输入端接收所述参考时钟，并且所述第二分频器电路的输出端耦合到所述相位检测器电路的另一个输入端。

7.根据权利要求1所述的电子系统，其进一步包括时钟失效检测电路，所述时钟失效检测电路使所述模式控制电路系统在参考时钟失效后切换到所述延期保持模式。

8.根据权利要求1所述的电子系统，其中所述受控振荡器是压控振荡器。