[发明专利]用于当输入时钟丢失时保持PLL输出频率的装置和方法

说明书

本发明涉及用于当输入时钟丢失时保持PLL输出频率的装置和方法。一种时钟调节电路包括相位检测器电路，相位检测器电路被配置为提供指示要被调节的参考时钟和生成的时钟之间的相位关系的模拟调谐信号。受控振荡器被配置为产生所述生成的时钟，其中生成的时钟的输出频率响应于施加到受控振荡器的控制信号输入端的模拟调谐信号而可调节。提供转换器电路系统，从而当模式控制电路系统处于跟踪模式时产生模拟调谐信号的数字表示。在参考时钟丢失的情况下，模式控制电路系统切换到延期保持模式，以便基于在参考时钟丢失之前刚产生的数字表示向控制信号输入端提供模拟延期保持信号。

本申请是于2012年5月2日提交的名称为“用于当输入时钟丢失时保持PLL输出频率的装置和方法”的中国专利申请201280033056.6的分案申请。

技术领域

本发明总体涉及时钟生成电路系统，具体涉及用于当输入时钟丢失时维持输出时钟的频率的电路系统。

背景技术

对于有线和无线网络应用来说，从串行通信链路恢复的时钟通常是有噪声的，并且需要通过时钟调节器或时钟抖动清除器来清理。时钟调节器的输出被用于为其他系统功能模块例如模数转换器(ADC)、数模转换器(DAC)、串行器/解串器设备(SERDES)等提供低噪声时钟源。在这类应用中，至时钟调节器的输入时钟可能会由于通信链路的故障例如断线、SERDES设备故障等而丢失。当输入时钟丢失时，通信系统通常要求时钟调节器维持精确的输出频率很长时间，例如几天或更长。

图1示出典型的现有技术的时钟调节电路，其本质上为锁相环(PLL)。要被调节的时钟CLKR(有时候被称为参考时钟)被馈送到相位频率检测器16的一个输入端。时钟CLKR的频率可以由分频器18向下分频。调节后的时钟CLKO被馈送到相位检测器16的第二输入端，在这里也可以使用可选的分频器20。分频器18和20允许两个时钟CLKR和CLKO的频率不同，但是彼此仍然维持同相。相位检测器16通常由一对D型触发器组成，其中一个触发器由CLKR(或CLKR的分频版本)的上升沿置位，而另一个触发器由CLKO(或CLKO的分频版本)的上升沿置位。一旦两个触发器被置位，在很短的延迟后，它们被同时复位。因此，如果两个时钟同相，则上升沿将是同时发生的，使得将在两个检测器输出端处同时产生窄脉冲。如果CLKR的上升沿在CLKO的上升沿之前，则输出端UP的脉冲宽度将大于输出端DN的窄脉冲宽度，持续时间的差与上升沿的时间差有关。相反，如果CLKR的上升沿在CLKO的上升沿之后，则输出端DN的脉冲宽度将大于输出端UP的脉冲宽度，宽度差同样是上升沿时间差的函数。

两个输出端UP和DN耦合到电荷泵电路22的相应输入端，其中电路22包括由信号UP控制的高侧泵部件22A以及由信号DN控制的低侧泵部件22B。电荷泵电路22的细节在图2中示出。高侧部件22A包括电流源34A，其可以通过由信号UP控制的开关36A被切换到泵输出端24。低侧部件22B包括电流源34B，其可以通过由信号DN控制的开关36B被切换到泵输出端24。两个电流源36A和36B的幅值相等，其中电流源34A向输出端24供应电流，而电流源34B从该输出端汲取电流。如将要描述的，电荷泵22的输出端24连接到低通滤波器，低通滤波器操作以本质上对由电荷泵部件22A和22B提供的电流脉冲进行积分。

返回图1，如之前指出的，电荷泵电路的输出由低通滤波器26过滤。滤波器26通常是连接在输出端24与电路公共端之间的单个电容器与串联连接的电容器和电阻器的组合并联连接的形式。因此，线路30上的滤波器的输出端直接连接到线路24上的滤波器的输入端。线路30上的滤波器的输出是误差信号或调谐信号，其被提供给基于晶体的压控振荡器(VCXO)28的控制输入端。众所周知，压控振荡器提供频率可以响应于控制输入(调谐信号)的变化而被改变的输出信号，其中频率的瞬时变化对应于相位的变化。振荡器28被配置为基于输入调谐信号的幅值提供与参考时钟CLKR同相的时钟CLKO。注意到，时钟CLKR上存在的PLL环路带宽之外的相位噪声基本上被从时钟CLKO中清除。