[发明专利]基于DRAM接口的低延迟融合IO控制方法和装置

说明书

本发明实施例公开了一种基于DRAM接口的低延迟融合IO控制方法和装置，其方法包括：基于固态硬盘的物理容量构建中央处理器访问的融合地址空间；所述融合地址空间划分为DRAM物理空间和扩展地址空间，并将常用的系统数据存储至所述DRAM物理空间；当所述中央处理器通过预设的融合I/O控制器的DRAM接口访问融合地址空间时，获得待访问数据所对应的目标地址空间标识；根据预设的地址空间标识和地址空间的映射表，以及所述目标地址空间标识，查找所述中央处理器访问的目标地址空间。采用本发明所述的基于DRAM接口的低延迟融合IO控制方法，能够采用双地址空间的方式，提高了数据传输的效率，有效降低服务器中数据访问的延时。

技术领域

本发明实施例涉及服务器设计技术领域，具体涉及一种基于DRAM接口的低延迟融合IO控制方法和装置，另外还涉及一种电子设备和计算机可读存储介质。

背景技术

近年来，随着网络技术的快速发展，服务器系统的数据访问速度已无法适应当前云计算、大数据以及AI计算的发展需求，导致运营成本的越来越高。因此，如何提高服务器系统的数据访问效率成为本领域亟待解决的技术问题。

数据延迟(Latency)是发出请求到获得第一个数据的时间。数据的访问速度是影响计算机性能的重要因素，高速数据的访问主要通过本地存储与网络两种方式实现。其中，硬盘空间是本地存储的主要选择，机械旋转原因导致的数据延迟时间为10毫秒级，与内存空间的访问时间差6个数量级，为此操作系统必须将硬盘空间的访问过程与内存空间的访问分开，以DMA(Direct Memory Access，直接内存存取)方式进行。网络访问数据的延迟包含接口协议的基本延迟(物理层与链接层)和管理延迟，由于基本延迟包含了发送与接收的并行转串行，以及数据包的拼接与解析的复杂逻辑，每个基本延迟大概是100纳秒数量级。

网络与硬盘空间外部存储与计算机系统的访问通常采取直接内存访问(DMA)方式，较好解决数据延迟的不确定性，DMA需占用DRAM接口的一部分带宽。在中央处理器有两个64位通道的情况下，最大内存带宽通常为51.2GB/s。一个PCIe(Gen3 x4)的硬盘空间其最大带宽高达32GB/s，一个100Gbe网卡的最大带宽也超过12GB/s。虽然DMA空间很少占用中央处理器的处理时间，但高速IO的DMA可以占用中央处理器可观的内存访问带宽，在多核(超过8个)的情况下是制约服务器系统效率的重要因素。因此，需要提供一种新型的基于DRAM接口的低延迟融合IO控制方案。

发明内容

为此，本发明实施例提供一种基于DRAM接口的低延迟融合IO控制方法，以解决现有技术中存在的服务器中数据访问延迟较高的问题。

为了实现上述目的，本发明实施例提供如下技术方案：

第一方面，本发明实施例提供一种基于DRAM接口的低延迟融合IO控制方法，包括：基于固态硬盘的物理容量构建中央处理器访问的融合地址空间；所述融合地址空间划分为DRAM物理空间和扩展地址空间，并将常用的系统数据存储至所述DRAM物理空间；其中，所述DRAM物理空间是所述固态硬盘的部分物理容量的直接映射；当所述中央处理器通过预设的融合I/O控制器的DRAM接口访问融合地址空间时，获得待访问数据所对应的目标地址空间标识；根据预设的地址空间标识和地址空间的映射表，以及所述目标地址空间标识，查找所述中央处理器访问的目标地址空间；其中，所述目标地址空间包括DRAM物理空间或者扩展地址空间中的至少一个。

进一步的，所述的基于DRAM接口的低延迟融合IO控制方法，还包括：在融合I/O控制器中引入基于I2C总线的中断机制；其中，所述中断机制具体为增加I2C总线主控控制器巡查受控控制器的内存存储模块，当检测到所述内存存储模块存在异常时产生中断信号。

进一步的，所述扩展地址空间为所述中央处理器通过DRAM接口访问的固态硬盘的地址空间，所述地址空间为直接内存存取空间。

进一步的，DRAM物理空间为实际的动态随机存取存储器的内存空间。