[发明专利]有效利用常闭缺陷单元的纳米CMOS电路高效容错方法

说明书

本发明公开的有效利用常闭缺陷单元的纳米CMOS电路高效容错方法，将顺序输入单元与常闭缺陷单元间的连接关系与逻辑电路中节点间的逻辑关系相匹配，将常闭缺陷单元用于各级逻辑节点的映射，同时在初始映射过程中考虑了纳米CMOS电路的缺陷信息，对逻辑电路的分级映射充分考虑门节点间的逻辑关系，并且综合局部优化结果，采用局部搜索能力强的禁忌搜索算法对每一逻辑级节点所映射单元的功能正确性进行验证，加快纳米CMOS电路结构的实用化进程。本发明利用可用的常闭缺陷单元以提高映射成功率，同时优化映射后纳米CMOS电路的性能，简化电路容错复杂度，在提高单元利用率和映射成功率情况下，快速消除常闭缺陷对纳米CMOS电路逻辑功能的影响。

技术领域

本发明涉及集成电路领域，具体是一种有效利用常闭缺陷单元的纳米CMOS电路高效容错方法。

背景技术

生产制造工艺线宽的缩小使得传统的硅基CMOS集成电路进入纳米级尺寸，随之产生的诸多技术困难如：不断提高的生产制造成本，以及微观量子效应对信号完整性的影响等，使得人们寄希望于新的工艺技术能够满足当前发展的需求。近年来新兴的纳米电子器件和相应的以纳米器件为基础的混合电路的发展，已能提供电路更高的集成密度和工作频率。其中2005年Likharev和他的同事提出了结合CMOS与纳米连线层的CMOS/纳米线/分子混合(Cmos/nanowire/MOLecular hybrid，CMOL)的电路技术，被认为最具代表性的能够延续摩尔定律的后CMOS技术之一。CMOL电路结构混合了传统工艺中的MOS管以及纳米制造工艺中的纳米器件和纳米线，因此具有丰富的逻辑功能和高密度、低功耗的优点。在CMOL电路中纳米器件的集成度可达到10¹²/cm²。在功耗可控的范围内，每平方厘米电路逻辑操作可达10²⁰次/s。目前纳米CMOS电路结构已经成功应用到忆阻器设计的存储器、CMOL FPGA和神经网络电路中。

纳米CMOS电路是一种以纳米阵列结构为基础的混合电路，由四部分基本组件组合而成：顶部为两层垂直交叉的纳米线层，每层纳米线平行排布；顶部两层纳米线的每个交叉点处布置一个可编程纳米二极管，用于定向导通连接的两根垂直交叉纳米线；底部为传统工艺的CMOS反相器堆栈；底部堆栈与顶部纳米线层间通过接口引脚连接，接口引脚位于每根纳米线的中心位置，可将纳米线上的信号传递至CMOS反相器中。如图1所示为纳米CMOS电路结构剖面图。纳米CMOS电路与一般纳米阵列结构电路的最大区别在于纳米线的周期性断裂，保证了纳米线与接口引脚的一一对应。因此每一根输入纳米线通过接口引脚将信号传递给CMOS反向器取反以后，可通过接口引脚和输出纳米线将信号传输出来，再通过配置为低阻态的可编程纳米二极管，信号在输入纳米线上实现线或逻辑，在纳米CMOS电路中可以实现或非逻辑和非逻辑(即NOR逻辑和NOT逻辑)。以CMOS堆栈为基准，可以将纳米CMOS电路分为多个纳米CMOS单元，每个单元中包含一个CMOS反相器，两个与反相器连接的接口引脚，两根与接口引脚一一对应的输入输出纳米线，以及周期排布于输入纳米线上的纳米二极管。通过众多纳米二极管，任意纳米CMOS单元可以与附近的有限M＝2r(r-1)-1个单元连接，这些单元组成了原始单元的连通域(connectivity domain)，其中r表示连通域半径。纳米CMOS单元通过输出纳米线能够连接到的单元范围称之为输出连通域，纳米CMOS单元通过输入纳米线能够连接到的单元范围称之为输入连通域。图2为4×4大小的纳米CMOS电路，在r＝3时，对应纳米CMOS单元的连通域范围示意图。

纳米CMOS单元映射是指在纳米CMOS单元中通过非/非逻辑实现逻辑电路功能的过程。由于任何纳米CMOS单元只能连接周围的M单元来实现r范围内的逻辑，因此需要在连接域内映射具有逻辑关系的门节点，以确保成功映射，该约束称为连通域约束。