[发明专利]一种半导体结构及其制作方法

说明书

本发明提供一种半导体结构及其制作方法，该方法包括以下步骤：提供一衬底，形成厚度方向上沉积温度梯度变化的硬掩膜叠层于所述衬底上，所述硬掩膜叠层包括至少两层硬掩膜层，不同的所述硬掩膜层对应不同的所述沉积温度；形成开口于所述硬掩膜叠层中，所述开口暴露出所述衬底上表面，且所述开口的顶端尺寸与底端尺寸不同；以具有所述开口的所述硬掩膜叠层为掩膜，形成凹陷结构于所述衬底中。本发明可以扩大预期的CD工艺窗口，精准地控制目标CD，并有利于降低硬掩膜层薄膜厚度，降低硬掩膜开口轮廓变形，从而降低图形失真度，提升DVC性能。

技术领域

本发明属于半导体集成电路领域，涉及一种半导体结构及其制作方法。

背景技术

在三维(3D)技术中，沟道孔(英文：channel hole)的制作是一道关键工艺。要获得高精度的关键尺寸(英文全称：Critical Dimension，简称CD)，才能降低失真度，提高DVC性能(失真度的一个指标，英文全称：Dark Voltage Contract)。目前提供常规的硬掩膜(英文全称：Hard Mask，简称HM)薄膜和进一步的微调蚀刻工艺来获得预期的沟道关键尺寸。

然而，刻蚀工具容易遭受不同的射频小时(RF hour)，以致得到不同的CD结果，这种偏移(短MWBC(英文全称：mean wafers between cleans))问题将影响后续工艺的综合裕度(英文：integrated margin)。

因此，如何设计一种新的半导体结构及其制作方法，以改善上述问题，成为本领域技术人员亟待解决的一个重要技术问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制作方法，用于解决现有技术中硬掩膜开口的关键尺寸工艺窗口较小，不利于精准控制硬掩膜开口的关键尺寸以达到目标关键尺寸，进而导致图形失真度较大、DVC性能降低的问题。

为实现上述目的及其他相关目的，本发明提供一种半导体结构的制作方法，包括以下步骤：

提供一衬底，形成厚度方向上沉积温度梯度变化的硬掩膜叠层于所述衬底上，所述硬掩膜叠层包括至少两层硬掩膜层，不同的所述硬掩膜层对应不同的所述沉积温度；

形成开口于所述硬掩膜叠层中，所述开口暴露出所述衬底上表面，且所述开口的顶端尺寸与底端尺寸不同；

以具有所述开口的所述硬掩膜叠层为掩膜，形成凹陷结构于所述衬底中。

可选地，采用相同的刻蚀条件形成所述开口，所述开口的宽度在厚度方向上呈梯度变化。

可选地，所述开口至少有两段采用不同的刻蚀条件，其中，至少有一段的宽度在厚度方向上呈梯度变化，且最下面一段具有垂直侧壁。

可选地，所述硬掩膜叠层在厚度方向上的沉积温度自下而上依次降低，所述开口至少有一段的宽度自上而下梯度减小。

可选地，所述硬掩膜叠层在厚度方向上的沉积温度自下而上依次升高，所述开口至少有一段的宽度自上而下梯度增大。

可选地，沉积温度较高的所述硬掩膜层的致密度高于沉积温度较低的所述硬掩膜层的致密度。

可选地，所述硬掩膜叠层自下而上依次包括下层硬掩膜层、中层硬掩膜层及上层硬掩膜层，所述上层硬掩膜层的致密度高于所述下层硬掩膜层及所述中层硬掩膜层的致密度。

可选地，所述下层硬掩膜层包括至少两层采用不同沉积温度的所述硬掩膜层，所述中层硬掩膜层及所述上层硬掩膜层分别包括至少一层所述硬掩膜层。

可选地，所述开口位于所述上层硬掩膜层及所述中层硬掩膜层中的部分采用相同的刻蚀条件；所述开口位于所述下层硬掩膜层中的部分至少有两段采用不同的刻蚀条件。