[发明专利]一种低时延与低开销的DBPSK解调器

说明书

本发明公开一种低时延与低开销的DBPSK解调器，应用于通信领域，针对现有DBPSK解调中存在时延过大和开销过大的缺陷，本发明通过传统cordic算法将前N/3次的迭代运算结果存储至小容量ROM查找表中，并结合概率加法器，若当前迭代次数i小于或等于N/3时，通过ROM查找表地址得到在ROM查找表中存储的迭代结果；若当前迭代次数i大于N/3时，通过在ROM查找表中找到第N/3次迭代结果，利用概率加法器和移位寄存器进行i‑N/3次迭代运算；所述校正模块对当前迭代结果采用最佳一致逼近法进行校正；从而降低dbpsk解调器的时延与开销。

技术领域

本发明属于通信领域，特别涉及一种DBPSK解调器。

背景技术

数字通信技术的快速发展为国民经济发展以及现代国防建设提供了重要的支持，而调制解调技术作为数字信号处理的重要组成部分，也得到了越来越多的关注。调制解调的意义在于为了使数字信号在带通信道中传输，必须用数字基带信号对载波进行调制，以使信号与信道的特性相匹配。

这种用数字基带信号控制载波，把数字基带信号变换为数字带通信号的过程称为数字调制，在接收端通过解调器把带通信号还原成数字基带信号的过程称为数字解调。数字调制包含PSK、ASK以及FSK等多种方式，其中BPSK是PSK中最为简单的一种，但是，在BPSK信号载波恢复过程中可能出现相干载波与接收信号完全反相的情况，此时解调出的数字基带信号会与发送的数字基带信号正好相反，判决器输出的码元符号全部出错，为了避免这种现象，实际应用中常常使用差分相移键控，即DBPSK，因此研究DBPSK调制解调技术具有重要的意义。

在DBPSK解调中常用cordic算法进行相位的求解，现有的cordic算法可通过移位和加减等步骤计算平方根、正余弦、模、相位以及完成坐标变换，易于在FPGA等VLSI器件中实现。但是现有的cordic算法需要进行迭代运算求解相位，使得在DBPSK解调中存在以下问题：

1、开销过大；

2、时延过大。

发明内容

为解决上述技术问题，本发明提出一种低时延与低开销的DBPSK解调器，利用小容量查找表结合概率加法器的方法帮助减小开销和时延。

本发明采用的技术方案为：一种低时延与低开销的DBPSK解调器，包括：调制信号输入模块、成型滤波器、cordic模块、相位差分模块，通过调制信号输入模块调制的信号输入成型滤波器中，成形滤波后的信号输入cordic模块进行相位求解，cordic模块输出的相位结果送入差分模块进行相位差分。

本发明将概率加法器引入到DBPSK解调中的cordic模块以解决现有DBPSK解调存在的开销过大的问题；具体的：采用概率加法器替换cordic模块中传统的加法器；考虑到在cordic模块中需要进行多次迭代运算，使用概率加法器时需要的时钟频率高，会出现时延问题，本发明引入小容量查找表以减少cordic算法中的迭代次数，从而降低在使用概率加法器所带来的时延问题；具体的：

所述cordic模块，还包括：存储前N/3次的迭代运算结果的ROM查找表、迭代运算模块以及校正模块，迭代运算模块包括概率加法器、移位寄存器，若当前迭代次数i小于或等于N/3时，通过ROM查找表地址得到在ROM查找表中存储的迭代结果；若当前迭代次数i大于N/3时，通过在ROM查找表中找到第N/3次迭代结果，利用概率加法器和移位寄存器进行i-N/3次迭代运算；所述校正模块对当前迭代结果采用最佳一致逼近法进行校正。

ROM查找表中存储的前N/3次的迭代运算结果通过传统的cordic算法计算得到。

所述N小于或等于16；所述ROM查找表最大地址小于或等于63。