[发明专利]低功耗静态随机存取存储器的存储单元及应用

说明书

本发明提供了一种低功耗新型静态随机存取存储器的存储单元，其特征在于，包括五条字线及四条位线，五条字线分别为字线一、字线二、字线三、字线四及字线5，四条位线分别为位线一、位线二、位线三及位线四。本发明的结构与最先进的技术相比，能耗缩小为原来的24.5％，并具体具有如下优点：利用了cmos沟道电流和栅极电压成正相关的特点，以及用一组模拟电压值作为栅极电压驱动SRAM的结果是，在相同的开启时间中，位线上的电压模拟值代表了乘法的结果。

技术领域

本发明涉及一种基于输入数据的二位乘二位的低功耗静态随机存取存储器的存储单元，本发明还涉及一种上述SRAM储存单元的应用结构。

背景技术

基于输入数据的存内计算单元是实现存内计算多位乘法的新型静态随机存取存储器的存储单元。在传统的计算机体系结构中，数据的运算需要多个时钟周期，而且需要大量额外功耗。存内计算的方法使得存储单元同时具备了运算的功能，在读取过程中直接读出计算结果。在存内运算的模式下，有输出精度和能耗的权衡。存内计算的读取速度与传统所对应的内存的读取速度应该接近。

基于输入数据的存内计算单元在静态随机存储存取器中的实现基于传统的8T 位单元结构，运用模拟数字转换器。在一次读取过程中直接读出一个二位乘二位的乘法结果，实现了多位乘法的基本单元，为多位乘法的存内计算模式提供了可能。

在实现乘法的静态随机存取存储器中，需要的电路模块有：行译码器、列译码器、预充电模块、位单元阵列、传感放大器、写驱动。实现一次二位乘二位所需要的信号有：时钟信号、地址信号、从外部输入的二位乘数信息、存储在位单元阵列中的被乘数信息。

在8T的静态随机存取存储器位单元中，存储信息的读取通过某一行的字线信号控制读出。放电结果表现在位线上。当两个8T位单元共享一条位线时，在读取过程结束后，这条位线的模拟电压值就是这两个8T位单元共同放电的结果。

被乘数存储在两个共享一条位线的两个8T位单元中。改变8T位单元的存储点和位线相连的通道晶体管的宽度，宽度越大、放电速度越快，代表了存储的高位信息。宽度小的对应存储相对低位的信息。

乘数与地址信号一起输入行译码器，对应字线上的四种不同电压值的电压驱动，放电结束后的位线的模拟电压值就代表了一次乘法运算的结果。

模拟方法的缺点是输出的精度固定，而且随着精度的提高，对模数转换的精度和速度都有很高的要求。同时模拟电压值所带来的位线的电压摆幅较大，为了输出结果的稳定性，例如区分二位乘二位的乘法结果：0、1、2、3、4、6、9这七个数字，位线的电压摆幅应在1伏特，而且一般情况不能降低。

这种乘法的操作也可以通过数字方法实现，数字方法是在位单元阵列中实现分部的加法和移位加，从而实现乘法，由于不需要区分模拟电压值，这种数字方式的好处是位单元阵列可以选用一些低功耗设计来降低位线电压，只要位单元阵列可以做到正常读写，就可以完成这些操作，从而降低能耗。

这种方式的拓展性很好，可以任意改变输入数据和权重的位数，而且输出结果的精度可以任意选取，可以做到全精度的计算。

在一个读取周期中，开启一或两条字线，中间进位和是否进行相加操作的标志在位单元底部的两行寄存器中存储。这种方法的计算方式是数字的，属于一种内存旁计算，基于传统结构的改进。

计算结果是一位加法的结果，多位加法是一位加法在多周期的一种实现，多位乘法是多位移位加法在多周期实现。通过一些时序信号来进行控制，以及需要一些额外的寄存器存储进位信息和移位信息。

数字方法的缺点是需要多于一个的时钟周期，例如一个四位加法的运算需要四个时钟周期，一个二位乘法需要七个时钟周期。这种方法以每列为单位并行运算，在每一列的计算过程中串行运算，所以需要多个时钟周期。

发明内容