[发明专利]一种装置和方法

说明书

公开一种装置和方法。在该装置中，内存管理单元包括：第一缓存单元，用于存储多个第一源操作数和一个第一写地址；第二缓存单元，用于存储至少一对第二源操作数和第二目的地址；写缓存模块，用于对多条存储指令的目的地址进行判断，以将其中与连续的目的地址对应的多个源操作数存储到第一缓存单元，并将不连续的目的地址以及与不连续的目的地址对应的源操作数存储到第二缓存单元，第一写地址为连续的目的地址的首地址；总线传输模块，用于在写突发传输模式下将第一缓存单元内的多个第一源操作数和第一写地址经由总线传输给存储器。本发明实施例在处理器和总线之间建立突发传输模式，能够减少总线地址带宽的占用，同时加速存储器的写效率。

技术领域

本发明涉及处理器制造领域，更具体而言，涉及一种装置和方法。

背景技术

处理器设计中，数据存储在存储器中，在处理器中，指令对应的数 据(操作码)的数据宽度通常为8/16/32bit，高性能的处理器还包括了 64bit的数据，处理器通过载入指令(load指令)搬运指令数据搬运到 处理器中，经过运算之后，通过存储指令(store指令)将结果存储到 外部存储中。一些典型的应用还需要连续对存储器的一片连续地址进行 写操作，比如内存搬运、连续地址的数据生成等。这些写操作都是通过 连续的存储指令写到总线上，并最终写到存储器内。这些写操作使用存 储指令实现，每一条存储指令一次最多存储32或64bit(处理器的最大 数据宽度)的数据。

对于高性能处理器来说，外部总线的数据位宽都在64/128bit以上， 而上述对连续地址的写操作，每次只会占用一半甚至更小的总线数据宽 度。通常来说，总线包含了握手协议等传输的延时，连续的单次写传输 对于连续的写操作来说，效率不高。

发明内容

有鉴于此，本方案针对提出了一种装置和方法，以解决上述问题。

为了达到这个目的，根据本发明的第一方面，本发明实施例提供一 种装置，所述装置包括经由总线与存储器耦接的内存管理单元，所述内 存管理单元包括：

第一缓存单元，用于存储多个第一源操作数和一个第一写地址；

第二缓存单元，用于存储至少一对第二源操作数和第二目的地址；

写缓存模块，用于对多条存储指令的目的地址进行判断，以将其中 与连续的目的地址对应的多个源操作数存储到所述第一缓存单元，并将 其中不连续的目的地址以及与所述不连续的目的地址对应的源操作数存 储到所述第二缓存单元，所述第一写地址为所述连续目的地址的首地址；

总线传输模块，用于在写突发传输模式下将所述第一缓存单元内的 多个第一源操作数和所述第一写地址经由所述总线传输给所述存储器， 在其他传输模式下，逐次地将所述第二缓存内的每对所述第二源操作数 和所述第二目的地址经由所述总线传输给所述存储器。

在一些实施例中，所述第一缓存单元还存储有指示数据和标识数据， 所述指示数据用于表示所述多个第一源操作数是否有效，所述标识数据 用于表示与所述多个第一源操作数对应的目的地址的连续方式。

在一些实施例中，所述总线传输模块包括：

突发判断单元，用于根据所述指示数据和所述标识数据判断是否可 以开始写突发传输模式传输模式，并确定与所述多个第一源操作数对应 的目的地址为递增连续地址还是递减连续地址；

突发传输单元，用于当与所述多个第一源操作数对应的目的地址为 递增连续地址，则在写突发传输模式下，将所述第一写地址和所述多个 第一源操作数传输给所述总线；如果当与所述多个第一源操作数对应的 目的地址为递减连续地址，则在写突发传输模式下，将所述第一写地址 和表示所述递减连续地址的标识以及多个第一源操作数发送给所述总线。

在一些实施例中，所述总线直接转发给所述存储器，所述存储器根 据所述递增连续地址或递减连续地址，进行不同的写操作。