[发明专利]一种基于忆阻的四位二进制乘法器电路

权利要求书

1.一种基于忆阻的四位二进制乘法器电路，其特征在于，包括四位元加法器和乘法单元，乘法单元和四位元加法器均是基于忆阻的；所述四位元加法器包括第一四位元加法器U1、第二四位元加法器U2和第三四位元加法器U3，第一四位元加法器U1、第二四位元加法器U2和第三四位元加法器U3均与低电平控制端口C0相连接；乘法单元包括第一乘法单元、第二乘法单元、第三乘法单元和第四乘法单元，第一乘法单元、第二乘法单元、第三乘法单元和第四乘法单元的一组输入端与第一乘数的四个输入信号相连接，即第一乘数的四个输入信号均分别与四个乘法单元的一组输入端的四个接口相连接；第一乘法单元、第二乘法单元、第三乘法单元和第四乘法单元的另一组输入端依次分别与第二乘数的一个输入信号相连接，即第二乘数的一个输入信号B1 均与第一乘法单元的另一组输入端的四个接口相连接，第二乘数的一个输入信号B2 均与第二乘法单元的另一组输入端的四个接口相连接，第二乘数的一个输入信号B3 均与第三乘法单元的另一组输入端的四个接口相连接，第二乘数的一个输入信号B4 均与第四乘法单元的另一组输入端的四个接口相连接；第一乘法单元和第二乘法单元的输出端分别与第一四位元加法器U1的第一输入端和第二输入端相连接，第一四位元加法器U1的输出端和第三乘法单元分别与第二四位元加法器U2的第一输入端和第二输入端相连接，第二四位元加法器U2和第四乘法单元的输出端分别与第三四位元加法器U3的第一输入端和第二输入端相连接；所述第一乘法单元输出的最低位为输出信号M1，第一四位元加法器U1输出的最低位为输出信号M2，第二四位元加法器U2输出的最低位为输出信号M3，第三四位元加法器U3的输出由低位到高位依次为输出信号M4-M8。

2.根据权利要求1所述的基于忆阻的四位二进制乘法器电路，其特征在于，所述第一乘法单元、第二乘法单元、第三乘法单元和第四乘法单元均包括四个与操作模块，与操作模块包括两个正极并联连接的忆阻器，忆阻器的正极与四位元加法器的输入端相连接，四个与操作模块中一个忆阻器的负极分别通过稳定器与第一乘数的输入信号A1、输入信号A2、输入信号A3和输入信号A4相连接，四个与操作模块中另一个忆阻器的负极均通过稳定器与第二乘数的输入信号B1、输入信号B2、输入信号B3或输入信号B4相连接。

3.根据权利要求2所述的基于忆阻的四位二进制乘法器电路，其特征在于，所述第一乘法单元的与输入信号A1连接的与操作模块的输出为输出信号M1，第一乘法单元的与输入信号A2、输入信号A3、输入信号A4连接的与操作模块的输出和低电平控制端口C0分别与第一四位元加法器U1的第一输入端的四个端子相连接。