[发明专利]一种基于忆阻的四位二进制乘法器电路

说明书

本发明提出了一种基于忆阻的四位二进制乘法器电路，包括四位元加法器和乘法单元，四位元加法器与乘法单元相连接，乘法单元和四位元加法器均是基于忆阻的；第一乘法单元、第二乘法单元、第三乘法单元和第四乘法单元的一组输入端与第一乘数的四个输入信号相连接，第一乘法单元、第二乘法单元、第三乘法单元和第四乘法单元的另一组输入端依次分别与第二乘数的一个输入信号相连接；第一乘法单元和第二乘法单元的输出端分别与第一四位元加法器的第一输入端和第二输入端相连接。本发明所输出的结果符合四位乘法器实现的逻辑功能，可对输入到电路当中的信号做四位相乘运算，将在未来的信息技术中具有很远大的发展空间。

技术领域

本发明涉及数模电路的技术领域，尤其涉及一种基于忆阻的四位二进制乘法器电路。

背景技术

近些年来，传统的乘法器是由电阻、电容、电感等元器件搭建而成，由于CMOS管技术的不断成熟和存储器器件尺寸缩小到极限，目前集成电路技术的研究似乎到达了一个瓶颈。同时，传统的信息存储与运算分离的计算机系统架构以及信息运算系统架构也遇到一系列技术的挑战。

2008年惠普公司在实验室制备出了一种具有记忆性质的电阻，在Nature杂志上发文称这就是多年前就被预测存在的第四种被动电子元器件忆阻。由于忆阻的特性可以与CMOS管兼容来构建电路，并具有非常快的速度和极低的能耗，可以直接用来作为第四种基本元器件，因此许多学者开始研究基于忆阻的各种电路。

多种基于忆阻器的基本逻辑门器件被开发了出来。有用忆阻的高低阻态来表征逻辑状态的，也有输出电压的高低来表示逻辑状态的。基于忆阻逻辑的加法器已经被广泛研究和设计。但是由于电路复杂度的提高，基于忆阻的乘法器电路却少有人研究。本发明设计了一种基于忆阻的四位二进制乘法器电路。本乘法器基于忆阻逻辑实现，具有前视进位功能。

发明内容

针对现有乘法器局限于传统元器件，运算速度慢，耗能高的技术问题，本发明提出一种基于忆阻的四位二进制乘法器电路，利用忆阻的记忆功能可对输入到电路当中的信号做四位相乘运算，从而输出运算结果。

为了达到上述目的，本发明的技术方案是这样实现的：一种基于忆阻的四位二进制乘法器电路，包括四位元加法器和乘法单元，乘法单元和四位元加法器均是基于忆阻的；所述四位元加法器包括第一四位元加法器、第二四位元加法器和第三四位元加法器，第一四位元加法器、第二四位元加法器和第三四位元加法器均与低电平控制端口相连接；乘法单元包括第一乘法单元、第二乘法单元、第三乘法单元和第四乘法单元，第一乘法单元、第二乘法单元、第三乘法单元和第四乘法单元的一组输入端与第一乘数的四个输入信号相连接，第一乘法单元、第二乘法单元、第三乘法单元和第四乘法单元的另一组输入端依次分别与第二乘数的一个输入信号相连接；第一乘法单元和第二乘法单元的输出端分别与第一四位元加法器的第一输入端和第二输入端相连接，第一四位元加法器的输出端和第三乘法单元分别与第二四位元加法器的第一输入端和第二输入端相连接，第二四位元加法器和第四乘法单元的输出端分别与第三四位元加法器的第一输入端和第二输入端相连接；所述第一乘法单元输出的最低位为输出信号M1，第一四位元加法器输出的最低位为输出信号M2，第二四位元加法器输出的最低位为输出信号M3，第三四位元加法器的输出由低位到高位依次为输出信号M4-M8。

所述第一乘法单元、第二乘法单元、第三乘法单元和第四乘法单元均包括四个与操作模块，与操作模块包括两个正极并联连接的忆阻器，忆阻器的正极与四位元加法器的输入端相连接，四个与操作模块中一个忆阻器的负极分别通过稳定器与第一乘数的输入信号A1、输入信号A2、输入信号A3和输入信号A4相连接，四个与操作模块中另一个忆阻器的负极均通过稳定器与第二乘数的输入信号B1、输入信号B2、输入信号B3或输入信号B4相连接。

所述第一乘法单元的与输入信号A1连接的与操作模块的输出为输出信号M1，第一乘法单元的与输入信号A2、输入信号A3、输入信号A4连接的与操作模块的输出和低电平控制端口分别与第一四位元加法器的第一输入端的四个端子相连接。