[发明专利]基于多阶段策略的时序感知层分配方法

说明书

本发明涉及一种基于多阶段策略的时序感知层分配方法，包括以下步骤：步骤S1:考虑时延、拥塞和通孔数，并采用拥塞感知策略，产生初始层分配方案；步骤S2:根据初始层分配方案，对非法线网通过基于协商的方法进行重新分配，直至满足拥塞约束；步骤S3:采用最大时延优化算法减小最大时延,得到优化后的层分配方案；步骤S4:对优化后的层分配方案所有线网按照时延进行排序,基于此顺序并结合拥塞约束，所有线网都被拆线和重新分配，得到最优的层分配方案。本发明充分地考虑拥塞和耦合效应，并有效地使用非默认规则线来降低时序关键线网的时延。

技术领域

本发明涉及集成电路计算机辅助设计技术领域，具体涉及一种基于多阶段策略的时序感知层分配方法。

背景技术

层分配是全局布线的重要阶段。在该阶段中，每个线网中的每个段被分配到合适的金属层。层分配方案对互连时延有很大影响，这是决定芯片性能的重要因素之一。芯片中的布线区域被分为若干个金属层。在先进制程中，上层具有比下层更大的线宽和线间距。因此，上层线的电阻较小。所以将时序关键线网分配给上层有利于减小时延。

使用非默认规则(NDR)线也是降低互连时延的重要方法。这种线的宽度受制造限制，并且只能是预定义的宽度。这种类型的线称为宽线。在双图案化光刻中制造下层时引入了许多限制。根据文献(R.Ewetz,C.-K.Koh,W.-H.Liu,T.-C.Wang,and K.-Y.Chao,“Astudy on the use of parallel wiring techniques for sub-20nm designs,”inProceedings of Great Lakes Symposium on VLSI,pp.129-134,2014.)，在亚16nm设计的下层，NDR线只能以并行线的形式实现。这两种类型的NDR线通过降低电阻来降低时延。但是相比于默认宽度线，NDR线需要占用更多的布线区域。

发明内容

有鉴于此，本发明的目的在于提供一种基于多阶段策略的时序感知层分配方法

为实现上述目的，本发明采用如下技术方案：

一种基于多阶段策略的时序感知层分配方法，其特征在于，包括以下步骤：

步骤S1:考虑时延、拥塞和通孔数，并采用拥塞感知策略，产生初始层分配方案；

步骤S2:根据初始层分配方案，对非法线网通过基于协商的方法进行重新分配，直至满足拥塞约束；

步骤S3:采用最大时延优化算法减小最大时延,得到优化后的层分配方案；

步骤S4:对优化后的层分配方案所有线网按照时延进行排序,基于此顺序并结合拥塞约束，所有线网都被拆线和重新分配，得到最优的层分配方案。

进一步的，所述拥塞感知策略具体为：

成本函数被定义如下：

α×d(n)+β×vc(n)+γ×∑_se∈n cong(s_e)

其中d(n)表示线网n的时延，vc(n)表示线网n的通孔数，cong(s_e)表示将段s分配给3D边e的拥塞成本，α、β和γ为预设值；

充分地考虑拥塞，cong(s_e)计算如下：

其中dc(e)表示e中已被线网所使用的轨道数。gc(e)表示分配当前线网时所需e中的轨道数。mc(e)表示e中总的轨道数，包括被障碍物占用的轨道数、被线网占用的轨道数以及未被占用的轨道数。tc(e)表示e中所能提供给线网使用的轨道数；