[发明专利]半导体器件及其接触垫版图、接触垫结构和掩模板组合

说明书

本发明提供了一种半导体器件及其接触垫版图、接触垫结构和掩模板组合，通过在主接触垫图案所在的主版图区的一侧设置第一边缘版图区，且第一边缘版图区中每个所述第一边缘接触垫图案的面积大于每个所述主接触垫图案的面积，由此基于该接触垫版图而形成核心区的主接触垫和在核心区边界处或核心区与周边区之间的交界区的虚拟接触垫时，能使得虚拟接触垫的顶面面积大于主接触垫的顶面面积，进而在主接触垫和虚拟接触垫上上接电学结构时，能够增大虚拟接触垫上上接的电学结构的尺寸，以改善核心区与周边区之间的电路图案的密集/稀疏效应，并提高主接触垫上接的电学结构的一致性，同时还能避免核心区边界处的主接触垫上接的电学结构异常的问题。

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体器件及其接触垫版图、 接触垫结构和掩模板组合。

背景技术

已使用各种技术，在半导体衬底或晶片的有限面积中集成更多电路图案。 由于电路图案间距的不同，集成电路一般分为器件密集区(Dense)、器件稀疏区 (ISO)及器件孤立区，器件密集区是器件密度较高(即器件比较密集)的区域， 器件稀疏区是器件密度较低(即器件比较稀疏)的区域，器件孤立区是相对稀 疏区和密集区单独设置的区域。随着半导体器件的临界尺寸不断减小，电路图 案的密度和/或器件高度也不断增加，受到曝光机台(optical exposure tool)的分辨 率极限以及器件密集区和器件稀疏区之间的密度差异效应(即电路图案的密集/ 稀疏效应)的影响，在执行光刻工艺和/或蚀刻工艺时的困难也会增大很多(例如， 工艺余量减小)，进而导致制造出来的半导体器件的性能受到影响。

例如，在动态随机存取存储(dynamic random access memory，以下简称为 DRAM)装置的情况中，数目庞大的存储单元(memory cell)聚集形成一阵列存储 区，而阵列存储区的旁边存在有周边电路区，周边电路区内包含有其他晶体管 元件以及接触结构等，阵列存储区作为DRAM的器件密集区，用来存储数据， 周边电路区作为DRAM的器件稀疏区，用于提供阵列存储区所需的输入输出信 号等。其中，阵列存储区中的每一存储单元可由一金属氧化半导体(metal oxide semiconductor，MOS)晶体管与一电容(capacitor)结构串联组成。其中，电容位于 阵列存储区内，其中，所述电容堆叠在位线上方并电耦接至所述电容器对应的 存储节点接触部，所述存储节点接触部电耦接至其下的有源区。随着半导体技 术的不断发展，器件的临界尺寸不断减小，DRAM装置的存储单元之间的间隙 变得更窄，当通过自对准接触(Self Aligned Contact，SAC)工艺形成存储节点接 触部时，受到曝光机台(optical exposure too1)的分辨率极限以及器件密集区和器 件稀疏区之间的密度差异效应的影响，阵列存储区内部形成的接触孔不一致， 器件密集区边界的接触孔产生异常，进而导致上方形成的电容器与接触孔中的 接触插塞接触面积减小、接触阻抗的增加，有可能造成一些存储位因接触插塞 的断路或短路问题而失效，以及，阵列存储区边界处的电容器坍塌的问题，这 些问题影响和限制了DRAM性能的提高。

发明内容

本发明的目的在于提供一种半导体器件及其接触垫版图、接触垫结构和掩 模板组合，以解决现有的动态随机存取存储器等半导体器件中因光学邻近效应 以及电路图案的密集/稀疏效应而导致核心区内部的接触插塞上接的电学结构不 一致以及核心区边界的接触插塞上接的电学结构异常的问题。

为解决上述技术问题，本发明提供一种半导体器件的接触垫版图，所述接 触垫版图包括：

主版图区，所述主版图区中设有多个主接触垫图案，各个所述主接触垫图 案的形状和尺寸相似，且所有的主接触垫图案呈棋盘状交错排布，所述主接触 垫图案彼此之间具有第四间距；

第一边缘版图区，分布在所述主版图区的一边外侧，所述第一边缘版图区 中设有至少一个第一边缘接触垫图案，且每个所述第一边缘接触垫图案的面积 大于每个所述主接触垫图案的面积，所述第一边缘版图区与所述主版图区之间 具有第一边缘间距；