[发明专利]半导体器件及其电接触结构、制造方法

说明书

本发明提供了一种半导体器件及其电接触结构、制造方法，通过将核心区中至少最靠近所述周边区的第一个接触插塞形成于核心区和周边区的交界处的隔离结构上方并与该隔离结构接触，且可以使得第一个接触插塞的底部完全重叠在该隔离结构上，或者，一部分底部与该隔离结构重叠，另一部分底部与紧挨该隔离结构的核心区的有源区重叠，甚至使得第一个接触插塞的顶部至少与紧挨该隔离结构的核心区的有源区上方的接触插塞的顶部相联在一起，由此，可以使得原先在核心区边界最外侧上形成的电学结构至少部分形成于交界处的隔离结构上方，进而保证核心区内部中的接触插塞上方的电学结构的一致性以及保证核心区边界上的电学结构的性能。

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体器件及其电接触结构、制造方法。

背景技术

已使用各种技术，在半导体衬底或晶片的有限面积中集成更多电路图案。由于电路图案间距的不同，集成电路一般分为器件密集区(Dense)、器件稀疏区(ISO)及器件孤立区，器件密集区是器件密度较高(即器件比较密集)的区域，器件稀疏区是器件密度较低(即器件比较稀疏)的区域，器件孤立区是相对稀疏区和密集区单独设置的区域。随着半导体器件的临界尺寸不断减小，电路图案的密度和/或器件高度也不断增加，受到曝光机台(optical exposure too1)的分辨率极限以及器件密集区和器件稀疏区之间的密度差异效应(即电路图案的密集/稀疏效应)的影响，在执行光刻工艺和/或蚀刻工艺时的困难也会增大很多(例如，工艺余量减小)，进而导致制造出来的半导体器件的性能受到影响。

例如，在动态随机存取存储(dynamic random access memory，以下简称为DRAM)装置的情况中，数目庞大的存储单元(memory cell)聚集形成一存储阵列核心区，而核心区的旁边存在有周边区，周边区内包含有其他晶体管元件以及接触结构等，存储阵列核心区作为DRAM的器件密集区，用来存储数据，周边区作为DRAM的器件稀疏区，用于提供存储阵列核心区所需的输入输出信号等。其中，存储阵列核心区中的每一存储单元可由一金属氧化半导体(metal oxide semiconductor，MOS)晶体管与一电容(capacitor)结构串联组成。其中，电容位于存储阵列核心区内，其中，所述电容堆叠在位线上方并电耦接至所述电容器对应的存储节点接触部，所述存储节点接触部电耦接至其下的有源区。随着半导体技术的不断发展，器件的临界尺寸不断减小，DRAM装置的存储单元之间的间隙变得更窄，当通过自对准接触(Self Aligned Contact，SAC)工艺形成存储节点接触部时，受到曝光机台(opticalexposure too1)的分辨率极限以及器件密集区和器件稀疏区之间的密度差异效应的影响，存储阵列核心区边界最外侧上的接触孔容易产生异常，进而导致其上方形成的电容器与该接触孔中的接触插塞接触面积减小、接触阻抗的增加，甚至造成阵列存储区边界最外侧的电容器坍塌的问题，这些问题影响和限制了DRAM性能的提高。

发明内容

本发明的目的在于提供一种半导体器件及其电接触结构、制造方法，以解决现有的动态随机存取存储器等半导体器件中因光学邻近效应以及电路图案的密集/稀疏效应而导致核心区边界最外侧的接触插塞上接的电学结构异常等问题，改善器件性能。

为解决上述技术问题，本发明提供一种半导体器件的电接触结构，所述电接触结构包括：

一衬底，所述衬底具有核心区和周边区以及位于所述核心区和周边区的交界处的隔离结构；

多个接触插塞，形成于所述核心区和所述隔离结构的上方；

其中，至少最靠近所述周边区的第一个接触插塞，形成于所述隔离结构上方并与所述隔离结构接触，其余的接触插塞与所述核心区的核心元件的上方且底部与相应的所述核心元件的有源区接触。

基于同一发明构思，本发明还提供一种半导体器件，包括：

衬底，所述衬底具有核心区、周边区以及位于所述核心区和所述周边区的交界处的隔离结构，所述核心区中形成有多个核心元件；