[发明专利]卷积电路、处理器、芯片、板卡和电子设备

权利要求书

1.一种卷积电路，其特征在于，包括：中央叶结构和多个节点叶结构；所述中央叶结构和每个所述节点叶结构通过互联总线连接；所述中央叶结构，包括数据拆分电路和数据分发电路；

所述数据拆分电路，用于在将待处理数据按照目标拆分方式进行拆分，得到多个待处理数据子集；其中，当权重存储空间不足时，所述目标拆分方式包括卷积核K_y方向拆分、卷积核K_x方向拆分、输入特征图方向拆分和输出特征图方向拆分中的一种，当输入神经元存储空间不足时，所述目标拆分方式包括输入特征图方向拆分或输入特征图大小拆分，当输出神经元存储空间不足时，所述目标拆分方式包括输出特征图方向拆分或输出特征图大小拆分；

所述数据分发电路，用于将多个所述待处理数据子集作为输入神经元数据，通过所述互联总线分发至多个所述节点叶结构；

每个所述节点叶结构，用于对接收到的所述输入神经元数据进行卷积运算，得到卷积运算结果，并将所述卷积运算结果通过所述互联总线发送至所述中央叶结构。

2.根据权利要求1所述的电路，其特征在于，所述中央叶结构还包括：中央输入缓存单元和中央输出缓存单元；

所述中央输入缓存单元，用于缓存所述中央叶结构的输入神经元数据。

3.根据权利要求2所述的电路，其特征在于，所述中央叶结构还包括中央输出缓存单元；

所述中央输出缓存单元，用于将每个所述节点叶结构通过所述互联总线回传的所述卷积运算结果进行缓存。

4.根据权利要求1所述的电路，其特征在于，所述节点叶结构包括：多个权值缓存单元、节点输入缓存单元、节点神经运算单元和节点输出缓存单元；

每个所述权值缓存单元，用于存储部分权值数据或部分权值更新数据；

所述节点输入缓存单元，用于输入所述节点叶结构的输入神经元数据；

所述节点神经运算单元，用于对所述节点叶结构的输入神经元数据，和所述部分权值数据或所述部分权值更新数据进行卷积运算，得到卷积运算的所述运算结果；其中，所述卷积运算结果包括输出神经元数据或输出神经元部分和；

所述节点输出缓存单元，用于将所述卷积运算结果输出。

5.根据权利要求4所述的电路，其特征在于，所述节点神经运算单元包括：乘法器阵列、加法器阵列和处理电路阵列；所述乘法器阵列包括多个乘法器，所述加法器阵列包括多个加法器，所述处理电路阵列包括多个处理电路；

所述乘法器阵列，用于将输入所述输入神经元数据，和部分权值数据或部分权值更新数据对应相乘，得到乘法结果；

所述加法器阵列，用于将所述乘法结果进行累加，得到累加结果；

所述处理电路阵列，用于采用多段线性插值拟合的方法对所述累加结果进行非线性函数变换，得到输出神经元数据或输出神经元部分和。

6.一种深度学习处理器，其特征在于，包括至少一个如权利要求1至5任一项所述的卷积电路。

7.一种神经网络芯片，其特征在于，所述神经网络芯片包括如权利要求6所述的深度学习处理器。

8.一种电子设备，其特征在于，所述电子设备包括如所述权利要求7所述的芯片。

9.一种板卡，其特征在于，所述板卡包括：存储器件、接收装置和控制器件以及如权利要求7所述的芯片；

其中，所述芯片与所述存储器件、所述控制器件以及所述接收装置分别连接；

所述存储器件，用于存储数据；

所述接收装置，用于实现所述芯片与外部设备之间的数据传输；

所述控制器件，用于对所述芯片的状态进行监控。

10.根据权利要求9所述的板卡，其特征在于，

所述存储器件包括：多组存储单元，每一组所述存储单元与所述芯片通过总线连接，所述存储单元为：DDR SDRAM；

所述芯片包括：DDR控制器，用于对每个所述存储单元的数据传输与数据存储的控制；

所述接收装置为：标准PCIE接口。