[发明专利]漏电补偿动态寄存器、数据运算单元、芯片、算力板及计算设备

说明书

本发明提供一种漏电补偿动态寄存器、数据运算单元、芯片、算力板及计算设备。漏电补偿动态寄存器包括一输入端，一输出端，一时钟信号端，一模拟开关单元；一数据锁存单元，在所述时钟信号控制下锁存数据；一输出驱动单元，用于反相并输出从所述数据锁存单元接收到的所述数据；所述模拟开关单元、所述数据锁存单元、所述输出驱动单元依次串接在所述输入端和所述输出端之间，所述模拟开关单元和所述数据锁存单元之间具有一节点；其中，还包括一漏电补偿单元，所述漏电补偿单元电性连接在所述节点与所述输出端之间。可以有效补偿节点的动态漏电流，提高数据的安全性和正确率。

技术领域

本发明涉及一种受时钟控制的存储器件，尤其涉及一种在大规模数据运算设备中应用的漏电补偿动态寄存器、数据运算单元、芯片、算力板及计算设备。

背景技术

动态寄存器应用非常广泛，可用做数字信号的寄存。图1为现有动态寄存器的电路结构图。如图1所示，动态寄存器包括串联连接在输入端D及输出端Q之间的传输门101、三态反相器102以及反相器103。传输门101与三态反相器102之间形成节点S0，三态反相器102与反相器103之间形成节点S1，数据通过三态反相器102以及反相器103中晶体管的寄生电容暂存在节点S0和/或节点S1。但是，节点S0容易产生动态漏电，导致所暂存的数据丢失。

因此，如何有效减少动态寄存器的动态漏电实为需要解决的问题。

发明内容

为了解决上述问题，本发明提供一种漏电补偿动态寄存器，可以有效补偿节点的动态漏电流，提高数据的安全性和正确率。

为了实现上述目的，本发明提供一种漏电补偿动态寄存器，包括一输入端，用于输入一数据；一输出端，用于输出所述数据；一时钟信号端，用于提供时钟信号；一模拟开关单元，在所述时钟信号控制下传输所述数据；一数据锁存单元，在所述时钟信号控制下锁存所述数据；一输出驱动单元，用于反相并输出从所述数据锁存单元接收到的所述数据；所述模拟开关单元、所述数据锁存单元、所述输出驱动单元依次串接在所述输入端和所述输出端之间，所述模拟开关单元和所述数据锁存单元之间具有一节点；其中，还包括一漏电补偿单元，所述漏电补偿单元电性连接在所述节点与所述输出端之间。

上述的漏电补偿动态寄存器，其中，所述漏电补偿单元具有一第一端、一第二端以及一控制端，所述第一端电性连接至所述输出端，所述第二端电性连接至所述节点。

上述的漏电补偿动态寄存器，其中，所述漏电补偿单元包括一PMOS晶体管及一NMOS晶体管，所述PMOS晶体管及所述NMOS晶体管串联连接在所述输出端与所述节点之间。

上述的漏电补偿动态寄存器，其中，所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的所述源极端电性连接至所述输出端，所述漏极端电性连接至所述NMOS晶体管的所述漏极端，所述NMOS晶体管的所述源极端电性连接至所述节点。

上述的漏电补偿动态寄存器，其中，所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至一电源。

上述的漏电补偿动态寄存器，其中，所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至所述节点。

上述的漏电补偿动态寄存器，其中，所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管的所述源极端电性连接至所述输出端，所述漏极端电性连接至所述PMOS晶体管的所述漏极端，所述PMOS晶体管的所述源极端电性连接至所述节点。

上述的漏电补偿动态寄存器，其中，所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至一地。

上述的漏电补偿动态寄存器，其中，所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至所述节点。