[发明专利]半导体器件的制作方法

说明书

本发明涉及一种半导体器件的制作方法。制作方法包括：在位元线结构的侧壁上形成位元线隔离结构；于位元线隔离结构之间沉积接触插塞材料层，接触插塞材料层的顶表面低于位元线隔离结构的顶表面；于接触插塞材料层和位元线隔离结构表面形成第一牺牲材料层，图案化第一牺牲材料层和接触插塞材料层，于接触插塞材料层之间形成间隙；沉积绝缘材料于间隙中以形成相互间隔的接触插塞。本发明利用接触插塞材料、第一牺牲材料层以及位元线隔离结构之间的高刻蚀选择比，减少位元线隔离结构的消耗，从而降低位元线隔离结构的厚度，缩小位元线的关键尺寸。并利用接触插塞材料层为位元线隔离结构提供支撑，防止位元线隔离结构在后续工艺中出现塌陷脱离等情形。

技术领域

本发明涉及半导体存储器件技术领域，尤其涉及一种半导体器件的制作方法。

背景技术

随着半导体器件的发展，微缩位元线是一个重要的方向，关键尺寸缩小的位元线可以为电容连接线让出足够的空间，提升半导体器件的性能。但是随着关键尺寸的缩小，位线与电容接触线之间的漏电概率增加，通常会增加绝缘材质的厚度来改善这一现象，绝缘材质厚度增加、尺寸缩小会导致在制作过程中图形出现倾斜甚至坍塌，影响产品良率，限制了位元线关键尺寸进一步缩小的可能性。

发明内容

基于此，有必要针对微缩位元线上方的绝缘层材质可能出现坍塌的问题，提供了一种半导体器件的制作方法。

本发明实施例提供了一种半导体器件的制作方法，包括：

在半导体衬底上形成多个间隔排布的位元线结构；

在所述位元线结构的侧壁上形成位元线隔离结构；

于所述位元线隔离结构之间沉积接触插塞材料层，所述接触插塞材料层的顶表面低于所述位元线隔离结构的顶表面；

于所述接触插塞材料层和所述位元线隔离结构表面形成第一牺牲材料层，图案化所述第一牺牲材料层和所述接触插塞材料层，以于所述接触插塞材料层之间形成间隙；

沉积绝缘材料于所述间隙中以形成相互间隔的接触插塞。

在其中一个实施例中，形成所述位元线隔离结构的步骤包括：

在所述位元线结构侧壁上形成第一绝缘层；

在形成有所述第一绝缘层的半导体衬底上依次形成第二牺牲材料层和第二绝缘材料层，并通过回刻蚀工艺形成所述第二牺牲材料层和第二绝缘层，其中所述第二牺牲材料层设置在所述第一绝缘层和所述第二绝缘层之间。

在其中一个实施例中，所述制作方法还包括：

刻蚀掉所述第一牺牲材料层；

刻蚀掉所述第二牺牲材料层，在所述第一绝缘层和所述第二绝缘层之间形成空气间隔；

所述第一牺牲材料层与所述第二牺牲材料层材料相同。

在其中一个实施例中，所述第二牺牲材料层是由相对于所述第一绝缘层和所述第二绝缘层具有刻蚀选择性的材料形成。

在其中一个实施例中，形成所述接触插塞材料层，包括：

沉积用于填充相邻的所述位元线隔离结构之间沟槽区域的导电材料层；

对所述导电材料层进行回刻蚀，形成所述接触插塞材料层。

在其中一个实施例中，在图案化所述第一牺牲材料层和所述接触插塞材料层之前，还包括：

在形成所述第一牺牲材料层的所述半导体衬底上依次形成硬掩膜层、抗反射层和光刻胶层；

在所述光刻胶层中形成目标图案；

将所述目标图案转移到所述抗反射层，形成第一掩膜图案，并去除所述光刻胶层；