[发明专利]阵列基板及其制作方法、显示装置

权利要求书

1.一种阵列基板，其特征在于，包括衬底基板以及设置于所述衬底基板的外围区域的GOA电路和PLG走线，所述PLG走线用于连接所述GOA电路与源极集成电路，所述PLG走线被划分为至少两组，同一组的PLG走线的线宽相同，不同组的PLG走线的线宽不同，不同组的PLG走线用于传输不同类型的GOA信号，所述GOA信号包括级联信号和非级联信号；所述至少两组包括第一PLG走线组和至少一个第二PLG走线组，所述第一PLG走线组用于传输级联信号，所述第二PLG走线组用于传输所述非级联信号，所述第一PLG走线组的线宽小于所述第二PLG走线组的线宽，所述第一PLG走线组位于所述第二PLG走线组远离所述衬底基板的显示区域的一侧；

所述非级联信号包括：驱动信号和控制信号；

所述第二PLG走线组的数量为一个，所述第二PLG走线组中包括第二PLG走线和第三PLG走线，所述第二PLG走线用于传输驱动信号，所述第三PLG走线用于传输控制信号。

2.如权利要求1所述的阵列基板，其特征在于，同一组的PLG走线设置于同一区域，不同组的PLG走线设置于不同区域。

3.如权利要求1所述的阵列基板，其特征在于，同一组的PLG走线用于传输相同类型的GOA信号。

4.如权利要求3所述的阵列基板，其特征在于，所述非级联信号包括：驱动信号和控制信号；

所述第二PLG走线组的数量为两个，其中一个所述第二PLG走线组中包括第二PLG走线，另一个所述第二PLG走线组中包括第三PLG走线，所述第二PLG走线用于传输驱动信号，所述第三PLG走线用于传输控制信号。

5.如权利要求4所述的阵列基板，其特征在于，

所述第三PLG走线的线宽小于所述第二PLG走线的线宽。

6.如权利要求1或4所述的阵列基板，其特征在于，

所述第三PLG走线位于所述第二PLG走线靠近所述显示区域的一侧。

7.如权利要求1或4所述的阵列基板，其特征在于，

所述GOA电路包括多个级联的移位寄存器单元和消隐输入子单元；所述消隐输入子单元包括：公共输入电路、第一传输电路和第二传输电路；每一所述移位寄存器单元包括第一子单元和第二子单元，所述第一子单元包括第一输入电路和第一输出电路，所述第一输入电路被配置为响应于第一输入信号对第一节点的电平进行控制，所述第一输出电路被配置为在所述第一节点的电平的控制下输出移位信号和第一输出信号，所述第二子单元包括第二输入电路和第二输出电路，所述第二输入电路被配置为响应于所述第一输入信号对第二节点的电平进行控制，所述第二输出电路被配置为在所述第二节点的电平的控制下输出第二输出信号；

所述公共输入电路被配置为响应于选择控制信号对第三节点的电平进行控制；所述第一传输电路和所述第一节点以及所述第三节点电连接，且被配置为在所述第三节点的电平或第一传输信号的控制下对所述第一节点的电平进行控制；所述第二传输电路和所述第二节点以及所述第三节点电连接，且被配置为在所述第三节点的电平或第二传输信号的控制下对所述第二节点的电平进行控制。

8.如权利要求7所述的阵列基板，其特征在于，

所述级联信号包括：第四时钟信号；

所述GOA电路包括：第五子时钟信号线、第七子时钟信号线和第九子时钟信号线；

所述第一PLG走线组中的PLG走线为第一PLG走线；

所述第五子时钟信号线与第3n-2级移位寄存器单元中的第二子单元连接，所述第一PLG走线与所述第五子时钟信号线连接以传输第四时钟信号；

所述第七子时钟信号线与第3n-1级移位寄存器单元中的第二子单元连接，所述第一PLG走线与所述第七子时钟信号线连接以传输第四时钟信号；

所述第九子时钟信号线与第3n级移位寄存器单元中的第二子单元连接，所述第一PLG走线与所述第九子时钟信号线连接以传输第四时钟信号，n为大于零的整数。