[发明专利]一种雷达MF-TBD算法的多路FPGA快速并行处理系统及处理方法

权利要求书

1.一种雷达MF-TBD算法的多路FPGA快速并行处理系统，其特征在于，包括一个主FPGA处理器和多个FPGA协处理器；主FPGA处理器与多个FPGA协处理器之间分别通过AXI总线进行双向数据交互传输；

主FPGA处理器用于解析原始雷达回波数据，并完成MF-TBD算法的预处理操作，之后根据动态规划不同搜索速度下数据的独立性将MF-TBD算法处理任务拆分送进不同的协处理器中，最后将全部FPGA协处理器的处理结果进行再次筛选融合以得到最优结果并输出；

每个FPGA协处理器用于按照主FPGA指定的DP搜索速度和提供的量测信息，逐项进行MF-TBD算法的数据处理，包括DP搜索、DP积累、航迹回溯和航迹筛选，最终FPGA协处理器将航迹结果送回主处理器；所述各个FPGA协处理器中同时执行的MF-TBD算法的数据处理程序包含存储单元和算法处理单元；

所述存储单元包括片上缓存模块和片外挂模块，片上缓存模块利用FPGA协处理器内部的RAM单元进行数据的缓存和拼接；片外挂载模块指的是外部挂载的DDR存储器，其存储空间划分方法如下：

Addr_mea＝Addr_bias0+(k-1)N_θN_r+(θ-1)N_r+r-1 (1)

Addr_mer＝Addr_bias1+(k-1)N_θN_r+(θ-1)N_r+r-1 (2)

其中，数据状态标识k、θ、r分别为当前所处理数据的帧数、方向角数、距离维数；N_θ和N_r分别表示方向角和距离维上的离散单元格数；Addr_bias0和Addr_bias1分别表示量测数据存储地址和值函数数据存储地址的起始地址偏移；式(1)表示数据状态标识与各协处理器DDR中量测数据存储地址Addr_mea的映射关系，式(2)表示数据状态标识与各协处理器DDR中值函数数据存储地址Addr_mer的映射关系；

所述算法处理单元包括控制模块和执行模块，控制模块根据主FPGA处理器的控制信号，分别控制启动各个执行单元；执行模块包括DP积累搜索、DP积累模块、航迹回溯模块和航迹筛选模块：

DP搜索模块完成按照当前协处理器负责的搜索速度从值函数数据中状态转移空间的最优值；DP积累模块将DP搜索模块获得的最优值与量测数据进行积累求和并更新值函数数据；航迹回溯模块完成根据更新后的值函数向前回溯出目标航迹，找出初帧位置对应的量测数据，并完成值函数去除初帧量测和门限判决；航迹筛选模块，将门限判决后的所有航迹进行筛选，将不存在干扰并且幅值积累最优的航迹送回主FPGA处理器。

2.根据权利要求1所述的雷达MF-TBD算法的多路FPGA快速并行处理系统，其特征在于，所述主FPGA处理器和FPGA协处理器都挂载有DDR存储器，用于存储MF-TBD算法处理过程中的缓存数据。

3.根据权利要求1所述的雷达MF-TBD算法的多路FPGA快速并行处理系统，其特征在于，所述FPGA协处理器内包括五个RAM单元，其中，RAM1与DP积累模块相连，RAM2分别与DP积累模块、DP搜索模块、航迹回溯模块连接，RAM3与DP搜索模块相连，RAM4分别连接航迹回溯模块和航迹筛选模块，RAM5与航迹回溯模块相连。

4.根据权利要求1所述的雷达MF-TBD算法的多路FPGA快速并行处理系统，其特征在于，所述DP积累搜索、DP积累模块、航迹回溯模块和航迹筛选模块均与DDR存储器相连。