[发明专利]一种雷达MF-TBD算法的多路FPGA快速并行处理系统及处理方法

说明书

本发明公开了一种雷达MF‑TBD算法的多路FPGA快速并行处理系统及处理方法，处理系统包括一个主FPGA处理器和多个FPGA协处理器；主FPGA处理器与多个FPGA协处理器之间分别通过AXI总线进行双向数据交互传输。本发明通过“一主多协”的多路FPGA并行处理架构，将量测数据和不同搜索速度下的值函数数据分散存储在多个协处理器及其挂载的DDR存储器中，完成了多帧检测前跟踪算法的多路并行实时处理，从而解决了使用高维雷达数据过程中，单处理器因存储量、计算量和传输速率不足而不能有效和实时执行算法的难题。本发明充分应用了算法的可并行性，构建具有分布式存储计算的并行处理架构，以达到实时处理的目的，并且该架构扩展性强，可扩展添加任意可变数目的协处理器。

技术领域

本发明属于雷达目标检测和跟踪领域，特别涉及一种雷达MF-TBD算法的多路FPGA快速并行处理系统及处理方法。

背景技术

随着隐身技术的发展，目标在距离雷达较远和实际强杂波背景中的信噪比会大大降低，导致难以被检测和跟踪。MF-TBD算法，是对单帧回波数据不进行门限检测处理，而是利用雷达多个维度的回波数据信息，包括时间、距离、方位、俯仰、多普勒和多波束等，进行基于目标运动模型的多帧数据积累和联合处理，从而有效提高雷达系统对微弱目标的检测跟踪性能等特点，在雷达检测跟踪领域有着广阔的应用空间。

随着雷达回波数据维度的增加，MF-TBD算法处理过程中所需的数据存储量和计算量成指数级增长，极大增加了将算法于硬件平台上有效实现的难度。面对高维雷达数据处理的问题，在文献“An Efficient Recursive Multiframe Track-Before-DetectAlgorithm，IEEE Trans Aero and Elect Sys，190-204，Feb.2018”中，提出了基于递归的多帧检测前跟踪算法，通过递归的回溯初帧量测，并用多帧积累的值函数减去初帧量测的方法获得下一批次的近似值函数，以剔除初值的方法取代传统的多帧重复积累。在文献“Afast implementation of Dynamic Programming based Track-Before-Detect forradar system，IEEE Radar Conference，0577-0580，2015”中，提出了采用大网格离散量测空间进行粗略的多帧积累，而后对得到的存在潜在目标的区域进行小网格精细的多帧积累的两步积累方案，对比传统全局区域多帧积累，该方案能降低对存储空间和计算密度的需求。以上文献对MF-TBD算法的改进能线性降低存储需求和计算量，但并不能有效解决对随维度成指数增长的高维雷达数据进行MF-TBD算法处理存在极大存储需求和计算需求的问题。

发明内容

本发明的目的在于克服现有技术的不足，提供一种一主多协的多路FPGA并行处理架构，将量测数据和不同搜索速度下的值函数数据分散存储在多个协处理器及其挂载的DDR存储器中，完成了多帧检测前跟踪算法的多路并行实时处理的雷达MF-TBD算法的多路FPGA快速并行处理系统及处理方法。

本发明的目的是通过以下技术方案来实现的：一种雷达MF-TBD算法的多路FPGA快速并行处理系统，包括一个主FPGA处理器和多个FPGA协处理器；主FPGA处理器与多个FPGA协处理器之间分别通过AXI总线进行双向数据交互传输；

主FPGA处理器用于解析原始雷达回波数据，并完成MF-TBD算法的预处理操作，之后根据动态规划不同搜索速度下数据的独立性将MF-TBD算法处理任务拆分送进不同的协处理器中，最后将全部FPGA协处理器的处理结果进行再次筛选融合以得到最优结果并输出；

每个FPGA协处理器用于按照主FPGA指定的DP搜索速度和提供的量测信息，逐项进行MF-TBD算法的数据处理，包括DP搜索、DP积累、航迹回溯和航迹选优，最终FPGA协处理器将航迹结果送回主处理器。

进一步地，所述主FPGA处理器和FPGA协处理器都挂载有DDR存储器，用于存储MF-TBD算法处理过程中的缓存数据。