[发明专利]一种内嵌硅控整流器的PMOS器件及其实现方法

说明书

本发明公开了一种内嵌硅控整流器的PMOS器件及其实现方法，通过将现有内嵌硅控整流器的PMOS器件连接阴极的高浓度N型掺杂替换为低浓度N型轻掺杂(30)，并将该PMOS器件漏极的高浓度P型掺杂(22)、高浓度P型掺杂(24)以及该低浓度N型轻掺杂(30)上表面形成金属硅化物，引出电极相连作为所述PMOS器件的阴极，并将该PMOS器件连结阳极的高浓度P型掺杂(20)与高浓度P型掺杂(26)下方的P型ESD掺杂去除，本发明可在提升PMOS器件二次击穿电流的同时提升其维持电压高于其工作电压。

技术领域

本发明涉及半导体集成电路技术领域，特别是涉及一种用于ESD(Electro-StaticDischarge，静电释放)的内嵌硅控整流器的PMOS器件及其实现方法。

背景技术

在集成电路防静电保护设计领域，防静电保护保护设计窗口一般取决于工作电压和内部受保护电路的栅氧化层厚度。以业界常规的28nm high-K/Metal Gate工艺平台为例，其IO器件的栅氧化层厚度约为40A，工作电压为1.8V，那么该28nm high-K/Metal Gate工艺平台的防静电保护设计窗口通常为2.2V～8V之间。

PMOS器件因为其内部载流子空穴的迁移率比较低，导致了其回滞效应的二次击穿电流It2比较低，业界为了提升28nm High-K/Metal Gate工艺平台中PMOS的二次击穿电流，于2015年提出了一种内嵌硅控整流器的PMOS器件，如图1所示，在PMOS器件的漏极中插入高浓度N型掺杂(N+)30，并在源漏极下方都加入P型ESD掺杂(P-ESD IMP)10～12，然后将高浓度N型掺杂(N+)30连接阴极，此时该PMOS器件内部则形成一个寄生的PNPN(第一高浓度P型掺杂(P+)20/N阱(N-Well)60/P型ESD掺杂(P-ESD IMP)10/高浓度N型掺杂(N+)30，或第四高浓度P型掺杂(P+)26/N阱(N-Well)60/P型ESD掺杂(P-ESD IMP)10/高浓度N型掺杂(N+)30)硅控整流器，该内嵌硅控整流器的PMOS的二次击穿电流大大提升，如下表1所示：

表1

表1为28nm High-K/Metal Gate工艺下现有内嵌硅控整流器的PMOS与传统的GGNMOS和GDPMOS的回滞效应参数比较表，可以发现现有的内嵌硅控整流器PMOS可以将传统PMOS的二次击穿电流大大提升，甚至超过了传统GGNMOS的二次击穿电流，但是其维持电压却只有1.7V左右，小于工作电压1.8V，容易在外界扰动时触发闩锁效应，由此可见现有的内嵌硅控整流器的PMOS并不适用于防静电保护设计，所以需要对现有的内嵌硅控整流器的PMOS器件做进一步改进，提升其维持电压Vh，使其适用于防静电保护设计。

发明内容

为克服上述现有技术存在的不足，本发明之目的在于提供一种内嵌硅控整流器的PMOS器件及其实现方法，以在提升PMOS器件二次击穿电流的同时提升其维持电压高于其工作电压，使其适用于防静电保护设计。

为达上述及其它目的，本发明提出一种内嵌硅控整流器的PMOS器件，所述PMOS器件包括：

半导体衬底(80)；

生成于所述半导体衬底(80)中的N阱(60)；

第一高浓度N型掺杂(32)、第一高浓度P型掺杂(20)置于所述N阱(60)的左边，第二高浓度P型掺杂(22)、低浓度N型轻掺杂(30)、第三高浓度P型掺杂(24)置于所述N阱(60)的中间，第二高浓度N型掺杂(34)、第四高浓度P型掺杂(26)置于所述N阱(60)的右边，所述第二高浓度P型掺杂(22)的底部、低浓度N型轻掺杂(30)底部、第三高浓度P型掺杂(24)底部及其中间间隔部分的下方设置一层P型ESD掺杂(10)；