[发明专利]用于卷积运算的装置和方法

说明书

公开了用于卷积运算的装置和方法。该装置包括：多个乘法器，被配置为接收两个矩阵的矩阵元素，并将相应矩阵元素分别相乘以生成多个乘积元素；多个分布式缓存，各自包括多个缓存单元，并且被配置为将多个乘积元素分别存储在相应缓存单元中；寄存器延迟链，包括串联耦合的多个寄存器，并且被配置为接收读取控制信号，对读取控制信号进行逐级延迟以输出逐级延迟的读取控制信号，并向多个分布式缓存分别提供读取控制信号和逐级延迟的读取控制信号；累加电路，被配置为接收与读取控制信号和逐级延迟的读取控制信号相对应的缓存单元中的乘积元素，并基于所接收的乘积元素生成累加数据。本方案可用于人工智能领域，尤其是自动驾驶(包括自主泊车)领域。

技术领域

本公开的实施例主要涉及数据处理领域，并且更具体地涉及用于卷积运算的装置和方法。

背景技术

随着深度学习理论的提出和发展，卷积神经网络受到了越来越多的关注并且得到了发展。卷积算法是卷积神经网络的核心算法，其占据卷积神经网络的90％的运算时间。因此，卷积运算是设计基于现场可编程门阵列(FPGA)的神经网络硬件加速器的主要优化对象。对于卷积算法的硬件电路设计直接关系到硬件加速器的资源使用量以及能够达到的算力。

一种传统方案采用了基于卷积算法定义的加法树结构。在卷积的加法树实现中，根据卷积算法的6层循环特点，将卷积计算的6个维度充分展开。即，先对滤波器矩阵与输入数据矩阵中的对应点进行乘法，然后在滤波器矩阵的窗口内以及通道(Channel)的方向进行逐点累加，该实现简单并且直接。然而，该实现的缺点也很明显，如果增加计算的维度，那么加法器的深度需要增加，并且所耗费的资源也呈指数级增加，这对于资源敏感的FPGA来说是不可接受的。

发明内容

根据本公开的实施例提供了具有改进性能的用于卷积运算的装置和方法。

在本公开的第一方面，提供了一种用于卷积运算的装置。所述装置包括：多个乘法器，被配置为分别从第一矩阵和第二矩阵接收矩阵元素，并且将所述第一矩阵和所述第二矩阵中的彼此对应的相应矩阵元素分别相乘以生成多个乘积元素；多个分布式缓存，分别耦合至所述多个乘法器并且各自包括多个缓存单元，所述多个分布式缓存被配置为将所述多个乘积元素分别存储在所述多个分布式缓存中的相应缓存单元中；寄存器延迟链，耦合至所述多个分布式缓存并且包括串联耦合的多个寄存器，所述寄存器延迟链被配置为接收读取控制信号，对所述读取控制信号进行逐级延迟以输出经过逐级延迟的多个读取控制信号，并且向所述多个分布式缓存分别提供所述读取控制信号和所述经过逐级延迟的多个读取控制信号；以及累加电路，耦合至所述多个分布式缓存，并且所述累加电路被配置为从所述多个分布式缓存接收与所述读取控制信号和所述经过逐级延迟的多个读取控制信号相对应的缓存单元中的乘积元素，并且基于所接收的多个分布式缓存的相应缓存单元中的乘积元素生成累加数据。

在本公开的第二方面，提供了用于卷积运算的方法。所述方法包括：从第一矩阵和第二矩阵接收矩阵元素，并且将所述第一矩阵和所述第二矩阵中的彼此对应的相应矩阵元素分别相乘以生成多个乘积元素；将所述多个乘积元素分别存储在多个分布式缓存中的相应缓存单元中；接收读取控制信号，对所述读取控制信号进行逐级延迟以输出经过逐级延迟的多个读取控制信号，并且向所述多个分布式缓存分别提供所述读取控制信号和所述经过逐级延迟的多个读取控制信号；从所述多个分布式缓存接收与所述读取控制信号和所述经过逐级延迟的多个读取控制信号相对应的缓存单元中的乘积元素；以及基于所接收的多个分布式缓存的相应缓存单元中的乘积元素生成累加数据。

应当理解，发明内容部分中所描述的内容并非旨在限定本公开的实施例的关键或重要特征，亦非用于限制本公开的范围。本公开的其它特征将通过以下的描述变得容易理解。

附图说明

结合附图并参考以下详细说明，本公开各实施例的上述和其他特征、优点及方面将变得更加明显。在附图中，相同或相似的附图标注表示相同或相似的元素，并且在附图中：

图1是示出卷积运算的模型的示意图；