[发明专利]无滤波的数字锁相环

权利要求书

1.一种适用于避免环路带宽权衡的数字锁相环(DPLL)电路，该电路包括：

频率维度频率检测器，具有外部频率输入和反馈频率输入，所述频率维度频率检测器包括测量所述外部频率输入和所述反馈频率输入之间的频率差并驱动脉冲信号的电路，其中如果差为正则所述脉冲信号为第一种类，如果差为负则所述脉冲信号为第二种类；和

数控振荡器(NCO)，包括驱动输出时钟和响应所述脉冲信号来调节所述输出时钟频率的电路，其中NCO的输出提供所述频率维度频率检测器的反馈频率输入。

2.权利要求1所述的DPLL电路，其中所述频率维度频率检测器包括用于确定NCO计数器已缠绕的包裹检测器。

3.权利要求1所述的DPLL电路，其中所述第一种类是正并且所述第二种类是负。

4.权利要求1所述的DPLL电路，其中测量差的电路包括积分器以提供增量控制器。

5.权利要求1所述的DPLL电路，还包括相位调整NCO电路，以相对于所述外部频率输入来调整所述输出时钟的相位。

6.权利要求5所述的DPLL电路，其中相位调整NCO被配置为相对于所述外部频率输入将所述输出时钟调整为180度。

7.权利要求1所述的DPLL电路，其中所述频率维度频率检测器被配置为提供可配置的增益k。

8.权利要求7所述的DPLL电路，其中所述频率维度频率检测器在初始化模式下以增益k₀操作，并且还包括1∶1检测电路，以确定所述输出时钟的频率与n个周期的外部输入的频率匹配并且将增益减小到k₁。

9.权利要求8所述的DPLL电路，还包括设置成在k₀和k₁之间逐渐调整的平均滤波器。

10.权利要求7所述的DPLL电路，还包括锁定检测电路，用于确定所述输出时钟被锁定到外部输入。

11.权利要求7所述的DPLL电路，还包括控制输入以调整k。

12.权利要求1所述的DPLL电路，还包括位选择电路，以提供所述输出时钟的倍数或分数。

13.权利要求1所述的DPLL电路，还包括重定时器，以便以本地时钟频率对所述外部输入进行采样。

14.一种知识产权(IP)块，包括权利要求1所述的DPLL电路。

15.一种集成电路，包括权利要求1所述的DPLL。

16.一种用于将外部信号重新计时到本地时钟的采样率转换器(SRC)，包括：

输入端口，被配置为从具有第一时钟速率的第一时钟接收输入数据；

信号调节电路，被配置为从具有第二时钟速率的第二时钟操作；和

锁相环(PLL)，包括：

频率检测器，具有用于接收所述第一时钟的输入端口和用于接收所述第二时钟的反馈端口，所述频率检测器包括用于测量所述第一时钟速率和所述第二时钟速率之间的频率差并驱动脉冲的构件，其中如果差为正则脉冲信号为正(“向上”)，如果差为负则脉冲信号为负(“向下”)；和

数控振荡器(NCO)，被配置为响应于所述脉冲调节所述第二时钟频率，其中NCO的输出提供所述第二时钟。

17.权利要求16所述的SRC，其中SRC是异步SRC。

18.权利要求16所述的SRC，其中SRC是双向SRC。